半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
3.为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括第一区域和第二区域；第一介电层，位于所述基底上；第一导电层，贯穿位于所述第一区域的第一介电层；第二导电层，位于所述第二区域中，且位于所述第一介电层的顶部；第二导电层，位于所述第二区域中，且位于所述第一介电层的顶部；第二介电层，位于所述第一介电层的顶部，且覆盖所述第二导电层和保护层；第一导电插塞，位于所述第一区域中，所述第一导电插塞贯穿所述第一导电层顶部的第二介电层，且所述第一导电插塞与第一导电层电连接；第二导电插塞，位于所述第二区域中，所述第二导电插塞贯穿所述第二导电层顶部的第二介电层和保护层，且所述第二导电插塞与所述第二导电层电连接。
6.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介电层，所述基底包括第一区域和第二区域，所述第一区域的第一介电层中形成有贯穿所述第一介电层的第一导电层；在所述第二区域中，在所述第一介电层的顶部形成第二导电层、以及位于所述第二导电层顶部的保护层；在所述第一介电层上形成第二介电层，所述第二介电层覆盖所述第二导电层和保护层；在所述第一导电层的顶部形成贯穿所述第二介电层的第一通孔，所述第一通孔的底部露出所述第一导电层的顶面，在所述第二导电层的顶部形成贯穿所述第二介电层的第二通孔，所述第二通孔露出所述保护层的顶面；在所述第一通孔中形成第一导电插塞；形成所述第一导电插塞后，去除所述第二通孔露出的所述保护层；去除所述第二通孔露出的所述保护层后，在所述第二通孔中形成第二导电插塞，所述第二导电插塞电连接所述第二导电层。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供一种半导体结构的形成方法，在第二区域中，在第一介电层的顶部形成第二导电层、以及位于第二导电层顶部的保护层；在第一介电层上形成第二介电层，第二介电层覆盖第二导电层和保护层；在第一导电层的顶部形成贯穿第二介电层的第一通孔，第一通孔的底部露出第一导电层的顶面，在第二导电层的顶部形成贯穿第二介电层的第二通孔，第二通孔露出保护层的顶面。本发明实施例在第二导电层的顶部形成保护层，在形成第一导电插塞的过程中，所述保护层能够阻挡相关工艺所采用的气体与第二导电层相接触，使得在第一通孔中形成的第一导电插塞在满足工艺要求(例如，第一导电插塞的质量或第一导电插塞与第一导电层的电连接性能)的同时，所述保护层降低了所述第二导电层受到损伤的概率，进而使得在所述第二导电层的顶部形成的第二导电插塞满足工艺要求(例如，第二导电插塞的质量或第二导电插塞与第二导电层的电连接性能)，从而提高了半导体结构的电学性能。
附图说明
9.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
10.图4是本发明半导体结构一实施例的结构示意图；
11.图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
13.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
14.参考图1，提供基底，所述基底上形成有第一介电层10，所述第一介电层10上形成有刻蚀停止层11，所述基底包括第一区域10a和第二区域10b，所述第一区域10a的第一介电层10中形成有贯穿所述第一介电层10的第一导电层16，所述第二区域10b中的所述刻蚀停止层11的顶部形成有第二导电层14，所述刻蚀停止层11上形成有第二介电层15，所述第二介电层15覆盖所述第二导电层14。
15.继续参考图1，在所述第一导电层16的顶部形成贯穿所述第二介电层15和刻蚀停止层11的第一通孔12，所述第一通孔12的底部露出所述第一导电层16的顶面，在所述第二导电层14的顶部形成贯穿所述第二介电层15的第二通孔13，所述第二通孔13露出所述保护层14的顶面。
16.参考图2，在所述第一通孔12中形成第一导电插塞17，所述第一导电插塞17与所述第一导电层16相接触。
17.参考图3，在所述第二通孔13中形成第二导电插塞18，所述第二导电插塞18与所述第二导电层14电连接。
18.经研究发现，在所述第一通孔12中形成第一导电插塞17的过程中，相关工艺所采用的气体(例如：wf6)容易消耗所述第二通孔13露出的所述第二导电层14，甚至会贯穿第二导电层14，形成贯穿第二导电层14的开口(未标示)，且开口侧壁相对于第二通孔13的侧壁向内凹进(如图2中虚线框中所示)，因此，形成所述第一导电插塞17之后，在所述第二通孔
13中形成第二导电插塞18难以覆盖所述第二导电层14的侧壁，从而导致所述第二导电插塞18与第二导电层14之间发生电连接异常的概率较高，进而影响半导体结构的性能。
19.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介电层，所述基底包括第一区域和第二区域，所述第一区域的第一介电层中形成有贯穿所述第一介电层的第一导电层；在所述第二区域中，在所述第一介电层的顶部形成第二导电层、以及位于所述第二导电层顶部的保护层；在所述第一介电层上形成第二介电层，所述第二介电层覆盖所述第二导电层和保护层；在所述第一导电层的顶部形成贯穿所述第二介电层的第一通孔，所述第一通孔的底部露出所述第一导电层的顶面，在所述第二导电层的顶部形成贯穿所述第二介电层的第二通孔，所述第二通孔露出所述保护层的顶面；在所述第一通孔中形成第一导电插塞；形成所述第一导电插塞后，去除所述第二通孔露出的所述保护层；去除所述第二通孔露出的所述保护层后，在所述第二通孔中形成第二导电插塞，所述第二导电插塞电连接所述第二导电层。
20.本发明实施例在第二区域中，在第一介电层的顶部形成第二导电层、以及位于第二导电层顶部的保护层；在第一介电层上形成第二介电层，第二介电层覆盖第二导电层和保护层；在第一导电层的顶部形成贯穿第二介电层的第一通孔，第一通孔的底部露出第一导电层的顶面，在第二导电层的顶部形成贯穿第二介电层的第二通孔，第二通孔露出保护层的顶面。本发明实施例在第二导电层的顶部形成保护层，在形成第一导电插塞的过程中，所述保护层能够阻挡相关工艺所采用的气体与第二导电层相接触，使得在第一通孔中形成的第一导电插塞在满足工艺要求(例如，第一导电插塞的质量或第一导电插塞与第一导电层的电连接性能)的同时，所述保护层降低了所述第二导电层受到损伤的概率，进而使得在所述第二导电层的顶部形成的第二导电插塞满足工艺要求(例如，第二导电插塞的质量或第二导电插塞与第二导电层的电连接性能)，从而提高了半导体结构的电学性能。
21.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
22.图4是本发明半导体结构一实施例的结构示意图。
23.所述半导体结构包括：基底(图未示)，所述基底包括第一区域200a和第二区域200b；第一介电层200，位于所述基底上；第一导电层202，贯穿位于所述第一区域200a的第一介电层200；第二导电层203，位于所述第二区域200b中，且位于所述第一介电层200的顶部；保护层204，位于所述第二导电层203的顶部；第二介电层205，位于所述第一介电层200的顶部，且覆盖所述第二导电层203和保护层204；第一导电插塞208，位于所述第一区域200a中，所述第一导电插塞208贯穿所述第一导电层202顶部的第二介电层205，且所述第一导电插塞208与第一导电层202电连接；第二导电插塞210，位于所述第二区域200b中，所述第二导电插塞210贯穿所述第二导电层203顶部的第二介电层205和保护层204，且所述第二导电插塞210与所述第二导电层203电连接。
24.所述基底用于为后续工艺制程提供工艺平台。
25.根据实际工艺情况，所述基底包括衬底，所述基底还可以包括功能结构，例如：所述功能结构包括mos场效应晶体管等半导体器件、电阻结构等。
26.本实施例中，所述第一区域200a为器件区，所述第二区域200b为电阻区。具体地，器件区用于形成晶体管等器件，电阻区用于形成电阻结构。
27.所述第一介电层200用于实现第一导电层202之间的电隔离。
28.所述第一介电层200的材料为绝缘材料，所述第一介电层200的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一介电层200的材料为氧化硅。
29.本实施例中，所述第一导电层202为底部源漏插塞，用于与基底中的源漏掺杂区电连接。在其他实施例中，所述第一导电层还可以为金属栅极结构、栅极插塞或顶部源漏插塞等。其中，顶部源漏插塞形成于底部源漏插塞的顶部。
30.所述第一导电层202的材料包括co、w和ru中的一种或多种。co、w和ru为纯金属材料，利于在所述第一导电层202的表面进行选择性沉积工艺。
31.作为一种示例，所述第一导电层202的材料为钴。通过采用钴，以获得更佳的电学性能。具体地，钴的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低第一导电层202的电阻，相应降低了功耗。在其他实施例中，所述第一导电层的材料还可以为钨或钌。
32.本实施例中，所述半导体结构还包括：刻蚀停止层201，位于所述第一介电层200和第一导电层202的顶部。
33.在所述第一导电插塞208的形成工艺中，所述刻蚀停止层201在刻蚀第二介电层205的过程中，能够起到定义刻蚀停止位置的作用，从而降低对所述第一导电层202发生过刻蚀的概率，相应的，降低了所述第一导电层202顶部受到损伤的概率。为此，所述刻蚀停止层201的材料包括碳化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述刻蚀停止层201的材料为氮化硅。
34.本实施例中，所述第二导电层203位于所述第二区域200b中，且位于所述第一介电层200的顶部。
35.需要说明的是，所述第二区域200b的半导体结构通过所述第二导电层203与外部电路结构实现电连接。
36.所述第二导电层203作为所述第二区域200b的电阻结构。
37.本实施例中，所述第二导电层203的材料包括tin和wsi中的一种或两种。
38.tin和wsi材料具有较高的电阻率，能够满足第二区域200b的电阻工艺要求，并且tin和wsi材料具有一定的导电性能，提高了第二导电层203的自身性能，且能够使得所述第二导电层203与第二导电插塞210获得较好的电连接，同时，所述第二导电层203的材料为掺杂的金属混合物，在所述第一导电插塞208的形成工艺中，抑制了导电材料在所述第二导电层203的表面生长速率。
39.需要说明的是，所述第二导电层203位于所述刻蚀停止层201的顶部。
40.本实施例中，在第二导电层203的顶部形成保护层204，在所述第一导电插塞208的形成工艺中，所述保护层204覆盖第二导电层203的顶部，所述保护层204能够阻挡相关工艺所采用的气体与第二导电层203相接触，使得所述第一导电插塞208满足工艺要求(例如，第一导电插塞208的质量或第一导电插塞208与第一导电层202的电连接性能)的同时，所述保护层204降低了所述第二导电层203受到损伤的概率，进而使得所述第二导电插塞210满足工艺要求(例如，第二导电插塞210的质量或第二导电插塞210与第二导电层203的电连接性能)，从而提高了半导体结构的电学性能。
41.而且，在保护层204的作用下，有利于根据第二导电层203的性能需求，灵活选取第二导电层203的材料，减小形成第一导电插塞208的工艺对第二导电层203材料的限制。
42.需要说明的是，所述保护层204的厚度不宜过大，也不宜过小。如果所述保护层204的厚度过大，则在第二导电插塞210的形成工艺中，增大了平坦化工艺触碰到所述保护层204的概率，从而影响半导体结构的性能；如果所述保护层204的厚度过小，对所述第二导电层203顶部的保护效果减弱，在第一区域200a中选择性沉积第一导电插塞208的过程中，被暴露的第二导电层203受到消耗而露出第二导电层203顶部的概率变高，从而增大了所述第二导电层203的顶部受到损伤的概率。为此，本实施例中，所述保护层204的厚度为20埃米至50埃米。例如，所述保护层204的厚度为30埃米、35埃米或40埃米。
43.在第一区域200a中选择性沉积第一导电插塞208的过程中，为了降低相关工艺所采用的气体(例如：wf6)对所述第二导电层203的顶面造成损伤，所述保护层204选用的材料为不易与采用的气体发生反应，为此，所述保护层204的材料包括绝缘材料或者金属化合物材料。作为一种示例，所述保护层204的材料为金属化合物材料。
44.具体地，所述保护层204的材料包括aln、alo和tio中的一种或多种，作为一种示例，所述保护层204的材料为aln。
45.本实施例中，所述第二介电层205为第一导电插塞和第二导电插塞提供空间位置，同时，所述第二介电层205还用于实现第一导电插塞和第二导电插塞之间的电隔离。
46.所述第二介电层205的材料为绝缘材料，所述第二介电层205的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二介电层205的材料为氧化硅。
47.本实施例中，所述第二介电层205覆盖所述刻蚀停止层201的顶部。
48.所述第二介电层205覆盖所述刻蚀停止层201的顶部，降低了在所述第二介电层205中形成第一导电插塞和第二导电插塞的过程中发生过刻蚀现象的概率。
49.所述第一导电插塞208用于实现第一导电层202与外部电路或其他互连结构之间的电连接。
50.本实施例中，所述第一导电插塞208采用选择性沉积的方式形成，因此，所述第一导电插塞208与所述第一导电层202相接触。
51.本实施例中，所述第一导电插塞208具体为顶部源漏插塞。在其他实施例中，所述第一导电插塞208还可以为栅极插塞。
52.所述第一导电插塞208的材料包括w、co和ru中的一种或多种。采用选择性沉积工艺生长所述第一导电插塞208，由于选择性沉积工艺只在第一导电层202的表面生长，并且所述第一导电插塞208和第一导电层202之间没有粘附阻挡层，因此，所述第一导电插塞208具有良好的导电性能，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低第一导电插塞208的电阻，相应降低了功耗。作为一种示例，所述第一导电插塞208的材料为w。
53.本实施例中，所述第一导电插塞208还贯穿所述第一导电层202顶部的刻蚀停止层201，从而与第一导电层202实现电连接。
54.本实施例中，所述半导体结构还包括：粘附阻挡层209，位于所述第二导电插塞210的侧壁和所述第二介电层205之间、所述第二导电插塞210的侧壁和所述保护层204之间、以
及所述第二导电插塞210的底部和所述第二导电层203之间。
55.所述粘附阻挡层209用于增加所述第二导电插塞210与所述第二导电层203以及第二介电层205的贴合强度。
56.本实施例中，所述粘附阻挡层209的材料包括tin、tan和tio中的一种或多种。
57.本实施例中，所述第二导电插塞210与所述第二导电层203电连接。所述第二导电插塞210用于实现第二导电层203与外部电路或其他互连结构之间的电连接。
58.所述第二导电插塞210的材料包括w、co和ru中的一种或多种。w、co和ru具有良好的导电性能，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低第二导电插塞210的电阻，相应降低了功耗。作为一种示例，所述第二导电插塞210的材料为w。
59.图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
60.参考图5，提供基底(图未示)，所述基底上形成有第一介电层100，所述基底包括第一区域100a和第二区域100b，所述第一区域100a的第一介电层100中形成有贯穿所述第一介电层100的第一导电层102。
61.所述基底用于为后续工艺制程提供工艺平台。
62.根据实际工艺情况，所述基底包括衬底，所述基底还可以包括功能结构，例如：所述功能结构包括mos场效应晶体管等半导体器件、电阻结构等。
63.所述第一介电层100用于实现第一导电层102之间的电隔离。
64.所述第一介电层100的材料为绝缘材料，所述第一介电层100的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一介电层100的材料为氧化硅。
65.本实施例中，所述第一导电层102为底部源漏插塞，用于与基底中的源漏掺杂区电连接。在其他实施例中，所述第一导电层还可以为金属栅极结构、栅极插塞或顶部源漏插塞等。其中，顶部源漏插塞形成于底部源漏插塞的顶部。
66.所述第一导电层102的材料包括co、w和ru中的一种或多种。co、w和ru为金属材料，利于后续在所述第一导电层102的表面进行选择性沉积工艺。
67.作为一种示例，所述第一导电层102的材料为钴。通过采用钴，以获得更佳的电学性能。具体地，钴的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低第一导电层102的电阻，相应降低了功耗。在其他实施例中，所述第一导电层的材料还可以为钨或钌。
68.本实施例中，所述提供衬底的步骤中，所述第一介电层100和第一导电层102的顶部形成有刻蚀停止层101。
69.所述刻蚀停止层101在后续形成第一通孔的过程中，所述刻蚀停止层101在刻蚀第二介电层的过程中，能够起到定义刻蚀停止位置的作用，从而降低对所述第一导电层102发生过刻蚀的概率，相应的，降低了所述第一导电层102顶部受到损伤的概率。为此，所述刻蚀停止层101的材料包括碳化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述刻蚀停止层101的材料为氮化硅。
70.本实施例中，所述第一区域100a为器件区，所述第二区域100b为电阻区。具体地，器件区用于形成晶体管等器件，电阻区用于形成电阻结构。
71.参考图6，在所述第二区域100b中，在所述第一介电层100的顶部形成第二导电层103、以及位于所述第二导电层103顶部的保护层104。
72.本实施例在第二导电层103的顶部形成保护层104，在后续形成第一导电插塞的过程中，所述保护层104能够阻挡相关工艺所采用的气体与第二导电层103相接触，使得后续在第一通孔中形成的第一导电插塞在满足工艺要求(例如，第一导电插塞的质量或第一导电插塞与第一导电层的电连接性能)的同时，所述保护层104降低了所述第二导电层103受到损伤的概率，进而使得后续在所述第二导电层103的顶部形成的第二导电插塞满足工艺要求(例如，第二导电插塞的质量或第二导电插塞与第二导电层的电连接性能)，从而提高了半导体结构的电学性能。
73.需要说明的是，所述第二区域100b的半导体结构通过所述第二导电层103与外部电路结构实现电连接。
74.本实施例中，在所述第一介电层100的顶部形成第二导电层103的步骤包括：在所述刻蚀停止层101的顶部形成第二导电材料层(图未示)；去除所述第一区域100a的第二导电材料层，位于所述第二区域100b的剩余所述第二导电材料层作为所述第二导电层103。
75.需要说明的是，在所述第一介电层100上形成第二导电层103的步骤中，所述第二导电层103形成于所述刻蚀停止层101的顶部。
76.所述第二导电层103作为所述第二区域100b的电阻结构。
77.本实施例中，所述第二导电层103的材料包括tin和wsi中的一种或多种。
78.具体地，tin和wsi材料具有较高的电阻率，能够满足第二区域100b的电阻工艺要求，并且tin和wsi材料具有一定的导电性能，能够使得所述第二导电层103与后续形成的第二导电插塞获得较好的电连接，同时，所述第二导电层103的材料为合金材料，从而在后续采用选择性沉积工艺形成第一导电插塞的过程中，导电材料在所述第二导电层103的表面生长速率较慢。
79.本实施例中，在所述第二导电层103的顶部形成保护层104的步骤包括：在形成所述第一导电层102后，在所述第二导电层103侧部的第一介电层100顶部和所述第二导电层103的顶部形成保护材料层(图未示)；去除所述第一介电层100顶部的所述保护材料层，位于所述第二导电层103顶部的剩余所述保护材料层作为所述保护层104。
80.本实施例中，形成所述保护材料层的工艺包括原子层沉积工艺。
81.原子层沉积工艺包括进行多次的原子层沉积循环，具有良好的阶梯填充性能，有利于提高保护材料层的厚度均一性。
82.本实施例中，去除所述第一介电层100顶部的所述保护材料层的工艺包括干法刻蚀工艺。
83.需要说明的是，所述保护层104的厚度不宜过大，也不宜过小。如果所述保护层104的厚度过大，则增加了后续去除第二通孔露出的所述保护层104的难度；如果所述保护层104的厚度过小，对所述第二导电层103顶部的保护效果减弱，后续在第一区域100a中的第一通孔中选择性沉积第一导电插塞的过程中，被暴露的第二导电层203受到消耗而露出第二导电层203顶部的概率变高，从而增大了所述第二导电层103的顶部受到损伤的概率。为此，本实施例中，所述保护层104的厚度为20埃米至50埃米。例如，所述保护层104的厚度为30埃米、35埃米或40埃米。
84.后续在第一区域100a中的第一通孔中选择性沉积第一导电插塞的过程中，为了降低相关工艺所采用的气体(例如：wf6)对所述第二导电层103的顶面造成损伤，所述保护层104选用的材料为不易与采用的气体发生反应，为此，所述保护层104的材料包括绝缘材料或者金属化合物材料。作为一种示例，所述保护层104的材料为金属化合物材料。
85.具体地，所述保护层104的材料包括aln、alo和tio中的一种或多种，作为一种示例，所述保护层104的材料为aln。
86.参考图7，在所述第一介电层100上形成第二介电层105，所述第二介电层105覆盖所述第二导电层103和保护层104。
87.所述第二介电层105为后续形成第一导电插塞和第二导电插塞提供空间位置，同时，所述第二介电层105还用于实现第一导电插塞和第二导电插塞之间的电隔离。
88.所述第二介电层105的材料为绝缘材料，所述第二介电层105的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二介电层105的材料为氧化硅。
89.本实施例中，所述第二介电层105还覆盖所述刻蚀停止层101的顶部。
90.所述第二介电层105覆盖所述刻蚀停止层101的顶部，降低了后续在所述第二介电层105中形成第一通孔和第二通孔的过程中发生过刻蚀现象的概率。
91.参考图8，在所述第一导电层102的顶部形成贯穿所述第二介电层105的第一通孔106，所述第一通孔106的底部露出所述第一导电层102的顶面，在所述第二导电层103的顶部形成贯穿所述第二介电层105的第二通孔107，所述第二通孔107露出所述保护层104的顶面。
92.所述第一通孔106和第二通孔107分别为后续形成第一导电插塞和第二导电插塞提供了空间位置。
93.本实施例中，为了将所述第一导电层102的顶面露出，从而实现后续形成的第一导电插塞与第一导电层102之间的电连接，所述第一通孔106还贯穿位于所述第一导电层102顶部的刻蚀停止层101。
94.具体地，在形成第一通孔106的过程中，先以刻蚀停止层101的顶部作为刻蚀停止位置，刻蚀第一导电层102顶部的第二介电层105，再继续刻蚀所述刻蚀停止层101，以露出第一导电层102的顶面。
95.本实施例中，形成所述第一通孔106和第二通孔107的工艺包括干法刻蚀工艺。具体地，采用干法刻蚀工艺刻蚀第二介电层105，以形成第一通孔106和第二通孔107。
96.参考图9，在所述第一通孔106中形成第一导电插塞108。
97.所述第一导电插塞108用于实现第一导电层102与外部电路或其他互连结构之间的电连接。
98.本实施例中，所述第一导电插塞108采用选择性沉积的方式形成，因此，所述第一导电插塞108与所述第一导电层102相接触。
99.本实施例中，所述第一导电插塞108具体为顶部源漏插塞。在其他实施例中，所述第一导电插塞108还可以为栅极插塞。
100.本实施例中，在所述第一通孔106中形成第一导电插塞108的工艺包括选择性沉积工艺(selective deposition)。相应的，本实施例中，所述第一导电插塞108与所述第一导
电层102相接触。
101.由于所述第一通孔106露出所述第一导电层102的顶部，且所述第一导电层102的材料为金属材料，保护层104是金属化合物材料，选择性沉积工艺具有在金属材料表面进行生长，在金属化合物材料表面不进行生长的特性，因此，采用选择性沉积工艺在所述第一通孔106中形成第一导电插塞108的过程中，由于所述第一导电层102的材料为金属材料，而保护层104的材料为金属化合物材料，因此，只会在所述第一通孔106中形成第一导电插塞108，而在所述第二通孔107不会形成第一导电插塞108。同时，采用选择性沉积工艺在所述第一通孔106中形成第一导电插塞108的过程中，在所述第一通孔106的体积一定的情况下，省去了在第一通孔106中形成阻挡粘附层的步骤，使得在所述第一通孔106中形成的第一导电插塞108的材料体积越多，从而使得所述第一导电插塞108的电阻率较低，相应使得所述第一导电插塞108的电学性能得以提升，而且，使得第一导电插塞108与第一导电层102相接触，从而使得第一导电插塞108和第一导电层102的电连接效果获得较大提升。
102.所述第一导电插塞108的材料包括w、co和ru中的一种或多种。w、co和ru具有良好的导电性能，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低第一导电插塞108的电阻，相应降低了功耗。作为一种示例，所述第一导电插塞108的材料为w。
103.因此，本实施例中，选择性沉积工艺的反应气体包括wf6和h2。
104.参考图10，形成所述第一导电插塞108后，去除所述第二通孔107露出的所述保护层104。
105.为了利于后续第二导电插塞与第二导电层103实现电连接，需要去除所述第二通孔107露出的所述保护层104，所述第二通孔107露出所述第二导电层103的顶面。
106.本实施例中，去除所述第二通孔107露出的所述保护层104的工艺包括湿法刻蚀工艺。
107.具体地，所述湿法刻蚀工艺为各向同性的湿法刻蚀工艺。所述湿法刻蚀工艺具有各向同性刻蚀工艺的特点，且具有工艺成本低、产量高、表面形成均匀性好等优势。能够保证剩余的所述保护层104的侧壁形貌质量较高，降低了后续在所述保护层104与第二导电插塞之间产生缺陷(missing)的概率，从而提高了半导体结构的性能。
108.需要说明的是，在去除所述第二通孔107露出的所述保护层104的步骤中，所述保护层104与所述第二导电层103的刻蚀选择比不宜过小，如果所述保护层104与所述第二导电层103的刻蚀选择比过小，容易导致所述保护层104与所述第二导电层103的被刻蚀去除速率接近一致，进而在去除所述保护层104的过程中，增大了所述保护层104底部的所述第二导电层103被去除的概率，从而影响了半导体结构的性能。为此，本实施例中，所述保护层104与所述第二导电层103的刻蚀选择比大于20：1。
109.还需要说明的是，去除所述第二通孔107露出的所述保护层104的步骤中，所述保护层104与所述第一导电插塞108的刻蚀选择比不宜过小，如果所述保护层104与所述第一导电插塞108的刻蚀选择比过小，容易导致所述保护层104与所述第一导电插塞108的被刻蚀去除速率接近一致，进而在去除所述保护层104的过程中，增大了所述第一导电插塞108的顶部受到损伤的概率，从而影响了半导体结构的性能。为此，本实施例中，所述保护层104与所述第一导电插塞108的刻蚀选择比大于50：1。
110.参考图11，在所述第二区域100b中，在所述第二通孔107的侧壁、剩余所述保护层
104的侧壁、以及所述第二导电层103的顶部形成粘附阻挡层109。
111.所述粘附阻挡层109用于增加后续形成的第二导电插塞与所述第二导电层103以及所述第二介电层105的贴合强度。
112.本实施例中，所述粘附阻挡层109的材料包括tin、tan和tio中的一种或多种。
113.本实施例中，形成粘附阻挡层109的步骤中，粘附阻挡层109还覆盖所述第二介电层105的顶部。
114.参考图12，去除所述第二通孔107露出的所述保护层104后，在所述第二通孔107中形成第二导电插塞110，所述第二导电插塞110电连接所述第二导电层103。
115.所述第二导电插塞110与所述第二导电层103电连接。所述第二导电插塞110用于实现第二导电层103与外部电路或其他互连结构之间的电连接。
116.本实施例中，所述第二导电插塞110覆盖所述粘附阻挡层109。
117.所述第二导电插塞110形成在所述粘附阻挡层109上，第二导电插塞110与粘附阻挡层109之间的粘合度更高，从而提高了第二导电插塞110在第二通孔107中的粘附性，进而从而提高了半导体结构的电学可靠性和良品率。
118.本实施例中，在所述第二通孔107中形成第二导电插塞110的步骤包括：在所述第二通孔107中形成第二导电插塞材料层(图未示)；以所述第二介电层105的顶部为停止位置，对所述第二导电插塞材料层平坦化处理，剩余的所述第二导电插塞材料层作为所述第二导电插塞110。
119.需要说明的是，在对所述第二导电插塞材料层平坦化处理的过程中，还去除位于第二介电层105顶部的粘附阻挡层109。
120.所述第二导电插塞110的材料包括w、co和ru中的一种或多种。w、co和ru具有良好的导电性能，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低第二导电插塞110的电阻，相应降低了功耗。作为一种示例，所述第二导电插塞110的材料为w。
121.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。