半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
3.为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底的顶部；源漏掺杂区，位于所述栅极结构两侧的基底中；第一层间介质层，位于所述栅极结构露出的基底上，且所述第一层间介质层覆盖所述栅极结构的侧壁；刻蚀停止层，位于所述栅极结构和第一层间介质层的顶部；第二层间介质层，位于所述刻蚀停止层的顶部；导电插塞，贯穿相邻所述栅极结构之间的所述第一层间介质层、刻蚀停止层和第二层间介质层，并与所述源漏掺杂区电连接，所述导电插塞包括位于所述第一层间介质层和刻蚀停止层中的第一导电插塞、以及位于所述第二层间介质层的第二导电插塞，所述第二导电插塞的侧壁相对于所述第一导电插塞的侧壁凹进，所述第二导电插塞的底部和第一导电插塞的顶部相连，并延伸覆盖所述第一导电插塞侧部的刻蚀停止层的部分顶部。
6.本发明实施例提供一种半导体结构及其形成方法，包括：提供基底，所述基底的顶部形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂区，所述栅极结构露出的基底上形成有第一层间介质层，所述第一层间介质层覆盖所述栅极结构的侧壁，所述栅极结构和第一层间介质层的顶部形成有刻蚀停止层，所述刻蚀停止层的顶部有第二层间介质层；在所述第二层间介质层中形成露出所述刻蚀停止层的第一开口，沿与所述栅极结构延伸方向相垂直的方向，所述第一开口位于相邻所述栅极结构之间的第一层间介质层上方；在所述第一开口的侧壁形成阻挡层；形成所述阻挡层后，形成贯穿所述第一开口底部的刻蚀停止层和第一层间介质层的第二开口，所述第二开口露出所述源漏掺杂区，所述第二开口的顶部与所述第一开口的底部相连通，且所述第二开口的侧壁相对于所述第一开口的侧壁凸出；形成所述第二开口后，去除所述阻挡层；去除所述阻挡层后，在所述第一开口和第
二开口中形成导电插塞，所述导电插塞包括位于所述第一开口中的第一导电插塞、以及位于所述第二开口中的第二导电插塞。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供一种半导体结构的形成方法，在第二层间介质层中形成露出刻蚀停止层的第一开口，沿与栅极结构延伸方向相垂直的方向，第一开口位于相邻栅极结构之间的第一层间介质层上方；在第一开口的侧壁形成阻挡层后，形成贯穿第一开口底部的刻蚀停止层和第一层间介质层的第二开口，第二开口的顶部与第一开口的底部相连通，且第二开口的侧壁相对于第一开口的侧壁凸出。本发明实施例的刻蚀停止层能够起到刻蚀停止的作用，通过在第二层间介质层中形成露出所述刻蚀停止层的第一开口，即定义出在第一开口中形成的第一导电插塞的纵向尺寸，使得第一导电插塞的纵向尺寸能够满足工艺要求，并提高第一导电插塞的纵向尺寸的均一性，而且在形成第二开口之前，先在第一开口的侧壁形成阻挡层，所述阻挡层覆盖第一开口露出的第二层间介质层的侧壁，即阻挡层占据第一开口的部分空间位置，使得第二开口能够形成在阻挡层露出的刻蚀停止层和第一层间介质层中，相应地，使得第二开口的侧壁相对于所述第一开口的侧壁凸出，这使得形成于第二开口中的第二导电插塞的横向尺寸满足工艺需求的同时，增大了在所述第一开口形成的第一导电插塞的横向尺寸，从而增大第一导电插塞与后续形成于第一导电插塞顶部的其他互连结构之间的接触面积，以降低第一导电插塞与相对应互连结构之间的接触电阻，进而提高了半导体结构的性能。
附图说明
9.图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
10.图7是本发明半导体结构一实施例的结构示意图；
11.图8至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
13.图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。
14.参考图1，提供基底10，所述基底10的顶部形成有栅极结构18，所述栅极结构18两侧的基底中形成有源漏掺杂区17，所述栅极结构18露出的基底上形成有第一层间介质层11，所述第一层间介质层11覆盖所述栅极结构18的侧壁，所述栅极结构18和第一层间介质层11的顶部形成有刻蚀停止层13，所述刻蚀停止层13的顶部有第二层间介质层14，所述第二层间介质层14的顶部形成具有掩膜开口16的硬掩膜层15，所述掩膜开口位于相邻所述栅极结构18之间的第二层间介质层14的顶部。
15.参考图2，以所述硬掩膜层15为掩膜，沿所述掩膜开口16依次刻蚀所述第二层间介质层14、刻蚀停止层13和第一层间介质层11，形成露出所述源漏掺杂区17顶部的凹槽19。
16.参考图3，在所述硬掩膜层15的顶部和所述凹槽19中形成填充层20。
17.参考图4，去除所述硬掩膜层15顶部的所述填充层20和所述凹槽19中部分厚度的
所述填充层20，剩余的所述填充层20覆盖刻蚀停止层13的侧壁，并露出所述第二层间介质层14和硬掩膜层15的侧壁或部分侧壁。
18.参考图5，以平行于所述基底10表面且垂直于所述栅极结构18侧壁的方向为横向，对所述填充层20露出的所述第二层间介质层14和硬掩膜层15的侧壁进行横向刻蚀，在所述第二层间介质层14中形成开口30，开口30的侧壁相对于凹槽19的侧壁向外凸出。
19.其中，图5中采用虚线表示在横向刻蚀前，所述填充层20露出的第二层间介质层14和硬掩膜层15的侧壁位置。
20.参考图6，去除所述凹槽19中的填充层20和硬掩膜层15。
21.经研究发现，受到不同区域所述凹槽19的图形密度的影响，在去除所述凹槽19中部分厚度的填充层20的过程中，容易导致去除的所述填充层20的厚度不均一，进而在对所述填充层20露出的所述第二层间介质层14和硬掩膜层15的侧壁进行横向刻蚀的过程中，容易导致在所述第二层间介质层中形成的开口30的纵向尺寸d不均一，从而影响半导体结构的性能。
22.后续在开口30和凹槽19中形成导电插塞，相应的，形成于开口30中的第一导电插塞的纵向尺寸均一性较差，从而对半导体结构的性能产生不良影响。
23.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底的顶部形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂区，所述栅极结构露出的基底上形成有第一层间介质层，所述第一层间介质层覆盖所述栅极结构的侧壁，所述栅极结构和第一层间介质层的顶部形成有刻蚀停止层，所述刻蚀停止层的顶部有第二层间介质层；在所述第二层间介质层中形成露出所述刻蚀停止层的第一开口，沿与所述栅极结构延伸方向相垂直的方向，所述第一开口位于相邻所述栅极结构之间的第一层间介质层上方；在所述第一开口的侧壁形成阻挡层；形成所述阻挡层后，形成贯穿所述第一开口底部的刻蚀停止层和第一层间介质层的第二开口，所述第二开口露出所述源漏掺杂区，所述第二开口的顶部与所述第一开口的底部相连通，且所述第二开口的侧壁相对于所述第一开口的侧壁凸出；形成所述第二开口后，去除所述阻挡层；去除所述阻挡层后，在所述第一开口和第二开口中形成导电插塞，所述导电插塞包括位于所述第一开口中的第一导电插塞、以及位于所述第二开口中的第二导电插塞。
24.本发明实施例的刻蚀停止层能够起到刻蚀停止的作用，通过在第二层间介质层中形成露出所述刻蚀停止层的第一开口，即定义出在第一开口中形成的第一导电插塞的纵向尺寸，使得第一导电插塞的纵向尺寸能够满足工艺要求，并提高第一导电插塞的纵向尺寸的均一性，而且在形成第二开口之前，先在第一开口的侧壁形成阻挡层，所述阻挡层覆盖第一开口露出的第二层间介质层的侧壁，即阻挡层占据第一开口的部分空间位置，使得第二开口能够形成在阻挡层露出的刻蚀停止层和第一层间介质层中，相应地，使得第二开口的侧壁相对于所述第一开口的侧壁凸出，这使得形成于第一开口中的第一导电插塞的横向尺寸满足工艺需求的同时，增大了在所述第二开口形成的第二导电插塞的横向尺寸，从而增大第二导电插塞与后续形成于第二导电插塞顶部的其他互连结构之间的接触面积，以降低第二导电插塞与相对应互连结构之间的接触电阻，进而提高了半导体结构的性能。
25.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
26.图7是本发明半导体结构一实施例的结构示意图。
27.所述半导体结构包括：基底；栅极结构209，位于所述基底的顶部；源漏掺杂区211，位于所述栅极结构209两侧的基底中；第一层间介质层202，位于所述栅极结构209露出的基底上，且所述第一层间介质层202覆盖所述栅极结构209的侧壁；刻蚀停止层204，位于所述栅极结构209和第一层间介质层202的顶部；第二层间介质层205，位于所述刻蚀停止层204的顶部；导电插塞219，贯穿相邻所述栅极结构209之间的所述第一层间介质层202、刻蚀停止层204和第二层间介质层205，并与所述源漏掺杂区211电连接，所述导电插塞219包括位于所述第一层间介质层202和刻蚀停止层204中的第二导电插塞218、以及位于所述第二层间介质层205中的第一导电插塞217，所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凹进，所述第一导电插塞217的底部和第二导电插塞218的顶部相连，并延伸覆盖所述第二导电插塞218侧部的刻蚀停止层204的部分顶部。
28.本发明实施例的刻蚀停止层204能够起到刻蚀停止的作用，通过在第二层间介质层中形成第一导电插塞217，且所述第一导电插塞217延伸覆盖所述第二导电插塞218侧部的刻蚀停止层204的部分顶部，也就是说，第一导电插塞217底部和刻蚀停止层204顶部相齐平，即定义出第一导电插塞217的纵向尺寸，使得第一导电插塞217的纵向尺寸能够满足工艺要求，并提高第一导电插塞217的纵向尺寸的均一性；而且，所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凹进，即所述导电插塞219的形状为t型，这使得所述第二导电插塞218的横向尺寸满足工艺需求的同时，增大了所述第一导电插塞217的横向尺寸，从而增大第一导电插塞217与形成于第一导电插塞217顶部的其他互连结构之间的接触面积，以降低第一导电插塞与相对应互连结构之间的接触电阻，进而提高了半导体结构的性能。
29.所述基底包括衬底200以及位于所述衬底200上的鳍部201。本实施例中，所述衬底200的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
30.本实施例中，所述鳍部201分立在所述衬底200上，所述鳍部201的材料与所述衬底的材料相同，均为硅。
31.本实施例中，所述半导体结构还包括：隔离层(图未示)，位于所述鳍部201露出的所述衬底200上，且所述隔离层覆盖所述鳍部201的部分侧壁。
32.所述隔离层用于隔离相邻器件。所述隔离层的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层的材料为氧化硅。
33.本实施例中，所述栅极结构209用于控制晶体管的沟道的开启和关断。
34.本实施例中，所述栅极结构209为金属栅极结构。
35.所述栅极结构209包括栅介质层208、以及覆盖栅介质层208底部和侧壁的栅电极层207。
36.本实施例中，栅介质层208的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。
37.栅电极层207用于后续与外部互连结构电连接。栅电极层207的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。具体地，所述栅电极层207可以包括功函
数层以及覆盖功函数层的电极层，或者，所述栅电极层207也可以仅包括功函数层。
38.本实施例中，源漏掺杂区211，位于所述栅极结构209两侧的鳍部201中。
39.当半导体器件为pmos晶体管时，所述源漏掺杂区211的材料为掺杂有p型离子的锗化硅，所述p型离子包括b、ga或in。当半导体器件为nmos晶体管时，所述源漏掺杂区211的材料为掺杂有n型离子的碳化硅或硅，所述n型离子包括p、as或sb。
40.本实施例中，所述半导体结构还包括：侧墙203，位于所述栅极结构209的侧壁。
41.所述侧墙203用于保护栅极结构209的侧壁，所述侧墙203还用于定义源漏掺杂层211的形成位置。
42.所述侧墙203可以为单层结构或叠层结构，所述侧墙203的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙203为单层结构，所述侧墙203的材料为氮化硅。
43.所述第一层间介质层202用于隔离相邻晶体管。所述第一层间介质层202还用于为所述第二导电插塞218提供空间位置。
44.所述第一层间介质层202的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一层间介质层202的材料为氧化硅。
45.所述刻蚀停止层204能够在刻蚀所述第二层间介质层205的过程中，起到刻蚀停止的作用，从而有利于精确控制第一导电插塞217的底部位置，使第一导电插塞217底部和刻蚀停止层204顶部相齐平，进而提高第一导电插塞217的纵向尺寸的均一性。
46.本实施例中，所述刻蚀停止层204的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀停止层204的材料为氮化硅。
47.所述第二层间介质层205用于电隔离第一导电插塞217，同时，所述第二层间介质层205还为第一导电插塞217提供空间位置。
48.所述第二层间介质层205的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二层间介质层205的材料为氧化硅。
49.所述导电插塞219与所述源漏掺杂区211电连接，用于使所述源漏掺杂区211与外部电路或其他互连结构之间实现电连接。
50.其中，所述第一导电插塞217与所述源漏掺杂区211之间通过所述第二导电插塞218实现电连接。
51.本实施例中，导电插塞219的材料为钨。钨的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低导电插塞219的电阻，相应降低了功耗。在其他实施例中，导电插塞的材料还可以为钴或钌等导电材料。
52.需要说明的是，所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凹进的距离d2不宜过大，也不宜过小。以与所述栅极结构的延伸方向相垂直的方向为横向，如果所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凹进的距离d2过大，在所述第二导电插塞218的横向尺寸满足工艺要求的情形下，容易导致所述第一导电插塞217的横向尺寸过大，增大了所述第一导电插塞217与所述栅极结构209发生漏电的风险，从
而影响了半导体结构的性能；如果所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凹进的距离d2过小，在所述第二导电插塞218的横向尺寸满足工艺要求的情况下，容易导致第一导电插塞的横向尺寸过小，进而使得所述第一导电插塞与后续形成于第一导电插塞顶部的其他互连结构之间的接触面积过小，难以减小第一导电插塞与相对应互连结构之间的接触电阻，从而降低了半导体结构的性能。为此，本实施例中，所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凹进的距离d2为2纳米至6纳米。例如，所述第二导电插塞218的侧壁相对于所述第一导电插塞217的侧壁凸出的距离d2为4纳米。
53.还需要说明的是，所述第一导电插塞217的纵向厚度d1不宜过大，也不宜过小。如果所述第一导电插塞217的纵向厚度d1过大，则容易增大所述第一导电插塞217和所述栅极结构209之间发生漏电的概率；如果所述第一导电插塞217的纵向厚度d1过小，则在所述第一导电插塞217的形成工艺中，在进行平坦化工艺的过程中，增大了所述第一导电插塞217被磨掉的概率，从而达不到改善电性的效果。为此，本实施例中，所述第一导电插塞217的纵向厚度为30纳米至60纳米。例如，所述第一导电插塞217的纵向厚度为40纳米或者50纳米。
54.图8至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
55.参考图8，提供基底，所述基底的顶部形成有栅极结构109，所述栅极结构109两侧的基底中形成有源漏掺杂区111，所述栅极结构109露出的基底上形成有第一层间介质层102，所述第一层间介质层102覆盖所述栅极结构109的侧壁，所述栅极结构109和第一层间介质层102的顶部形成有刻蚀停止层104，所述刻蚀停止层104的顶部有第二层间介质层105。
56.所述基底用于为工艺制程提供平台。
57.所述基底包括衬底100以及位于所述衬底100上的鳍部101。本实施例中，所述衬底100的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
58.本实施例中，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同，均为硅。
59.在其他实施例中，当所述形成方法用于形成平面型晶体管时，所述基底还可以是平面衬底。
60.本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部101后，在所述鳍部101露出的衬底100上形成隔离层(图未示)，所述隔离层覆盖所述鳍部101的部分侧壁。
61.所述隔离层用于隔离相邻器件。所述隔离层的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层的材料为氧化硅。
62.本实施例中，所述栅极结构109为金属栅极结构，用于控制晶体管的沟道的开启和关断。
63.所述栅极结构109包括栅介质层108、以及覆盖栅介质层108底部和侧壁的栅电极层107。
64.本实施例中，栅介质层108的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。
65.栅电极层107用于后续与外部互连结构电连接。栅电极层107的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。具体地，所述栅电极层107可以包括功函数层以及覆盖功函数层的电极层，或者，所述栅电极层107也可以仅包括功函数层。
66.本实施例中，所述栅极结构109采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺形成，因此，在形成所述栅极结构109之前，所述栅极结构109的位置由伪栅结构(dummy gate)占据。
67.本实施例中，在形成伪栅结构之后，在所述伪栅结构两侧的鳍部101中形成源漏掺杂层111。
68.当所形成的半导体器件为pmos晶体管时，所述源漏掺杂区111的材料为掺杂有p型离子的锗化硅，所述p型离子包括b、ga或in。当所形成的半导体器件为nmos晶体管时，所述源漏掺杂区111的材料为掺杂有n型离子的碳化硅或硅，所述n型离子包括p、as或sb。
69.需要说明的是，所述提供基底的步骤中，所述栅极结构109的侧壁形成有侧墙103。具体地，在形成所述源漏掺杂层111之前，形成所述侧墙103。
70.所述侧墙103用于保护栅极结构109的侧壁，所述侧墙103还用于定义源漏掺杂层111的形成位置。
71.所述侧墙103可以为单层结构或叠层结构，所述侧墙103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙103为单层结构，所述侧墙103的材料为氮化硅。
72.本实施例中，所述栅极结构109露出的基底上形成有第一层间介质层102，所述第一层间介质层102覆盖所述栅极结构109的侧壁。具体地，第一层间介质层102的顶部和栅极结构109的顶部相齐平。
73.所述第一层间介质层102用于隔离相邻晶体管。所述第一层间介质层102还用于为后续形成露出所述源漏掺杂层108的第二开口提供工艺基础。
74.所述第一层间介质层102的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一层间介质层102的材料为氧化硅。
75.本实施例中，所述栅极结构109和第一层间介质层102的顶部形成有刻蚀停止层104。
76.所述刻蚀停止层104能够起到刻蚀停止的作用，为后续在第二层间介质层中形成第一开口提供刻蚀停止位置。
77.本实施例中，所述刻蚀停止层104的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀停止层104的材料为氮化硅。
78.本实施例中，所述刻蚀停止层104的顶部有第二层间介质层105。
79.所述第二层间介质层105用于电隔离后续形成的导电插塞，同时，所述第二层间介质层105还用于为后续形成第一开口提供工艺基础。
80.所述第二层间介质层105的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二层间介质层105的材料为氧化硅。
81.本实施例中，所述提供基底的步骤中，所述第二层间介质层105的顶部形成有具有掩膜开口110的硬掩膜层106，所述掩膜开口110位于相邻所述栅极结构109之间的第二层间介质层105的顶部。
82.所述硬掩膜层106为后续在相邻所述栅极结构109之间形成第一开口和第二开口提供刻蚀掩膜。
83.本实施例中，所述硬掩膜层106的材料包括tin、wdc和tio中的一种或多种。
84.tin、wdc和tio材料作为掺杂的金属混合物，具有材料硬度大等特点，能够作为形成第一开口和第二开口的刻蚀掩膜，作为一种示例，所述硬掩膜层106的材料为tin。
85.参考图9，在所述第二层间介质层105中形成露出所述刻蚀停止层104的第一开口112，沿与所述栅极结构109延伸方向相垂直的方向，所述第一开口112位于相邻所述栅极结构109之间的第一层间介质层103上方。
86.本实施例在形成第一开口112的过程中，以刻蚀停止层104顶部作为刻蚀停止位置，因此，通过在第二层间介质层105中形成露出所述刻蚀停止层104的第一开口112，即定义出后续在第一开口112中形成的第一导电插塞的纵向尺寸，使得第一导电插塞的纵向尺寸能够满足工艺要求，并提高第一导电插塞的纵向尺寸的均一性，从而提高了半导体结构的性能。
87.本实施例中，形成所述第一开口112的步骤中，以所述硬掩膜层106为掩膜，沿所述掩膜开口110刻蚀相邻所述栅极结构109之间的第二层间介质层105，在所述第二层间介质层105中形成露出所述刻蚀停止层104的第一开口112。
88.本实施例中，沿所述掩膜开口110刻蚀相邻所述栅极结构109之间的第二层间介质层105的工艺包括干法刻蚀工艺。
89.参考图10至图11，在所述第一开口112的侧壁形成阻挡层115。
90.本实施例在后续形成第二开口之前，先在第一开口112的侧壁形成阻挡层115，所述阻挡层115覆盖第一开口112露出的第二层间介质层105的侧壁，即阻挡层115占据第一开口112的部分空间位置，使得第二开口能够形成在阻挡层露出的刻蚀停止层和第一层间介质层中，相应地，使得后续形成的第二开口的侧壁相对于所述第一开口112的侧壁凸出。
91.本实施例中，在所述第一开口112的侧壁形成阻挡层115的步骤包括：形成覆盖所述第一开口112的底部和侧壁、以及所述第二层间介质层105的顶部和侧部的阻挡材料层113；去除所述第一开口112底部和硬掩膜层106顶部的所述阻挡材料层113，位于所述第一开口112侧壁剩余的所述阻挡材料层113作为所述阻挡层115。
92.本实施例中，形成覆盖所述第一开口112的底部和侧壁、以及所述第二层间介质层105的顶部和侧部的阻挡材料层113的工艺包括原子层沉积工艺。
93.具体的，原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高阻挡材料层113的厚度均一性，使所述阻挡材料层113能够覆盖在所述第一开口112的底部和侧壁，以及所述第二层间介质层105的顶部和侧部；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述阻挡材料层113的保形覆盖能力。
94.本实施例中，去除所述第一开口112底部和所述第二层间介质层105顶部的所述阻挡材料层113的工艺包括干法刻蚀工艺。
95.所述干法刻蚀工艺为各向异性的干法刻蚀工艺。其中，所述各向异性的干法刻蚀
工艺，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，对位于第一开口112侧壁的所述阻挡层115的损伤比较小。
96.本实施例中，所述阻挡层115的材料包括tin、wdc和tio中的一种或多种。
97.tin、wdc和tio材料作为合金材料，具有材料硬度大等特点，能够作为形成第二开口的刻蚀掩膜，作为一种示例，所述阻挡层115的材料为tin。
98.为了减少工艺步骤，利于后续去除所述阻挡层115的过程中，同时去除所述硬掩膜层106，本实施例中，所述阻挡层115和硬掩膜层106的材料相同。
99.需要说明的是，所述阻挡层115的厚度不宜过大，也不宜过小。如果所述阻挡层115的厚度过大，则后续以所述阻挡层115为掩膜形成第二开口的过程中，容易导致形成的所述第二开口过小，进而导致后续形成的第二导电插塞过小，从而不能满足第二导电插塞的电性要求；如果所述阻挡层115的厚度过小，后续以所述阻挡层115为掩膜形成第二开口的过程中，容易导致形成的所述第二开口过大，进而导致后续形成的第二导电插塞过大，增大了所述第二导电插塞与所述栅极结构109发生漏电的概率，从而影响半导体结构的性能。为此，本实施例中，所述阻挡层115的厚度为2纳米至6纳米。例如，所述阻挡层115的厚度为4纳米。
100.参考图12，形成所述阻挡层115后，形成贯穿所述第一开口112底部的刻蚀停止层104和第一层间介质层102的第二开口116，所述第二开口116露出所述源漏掺杂区111，所述第二开口116的顶部与所述第一开口112的底部相连通，且所述第二开口116的侧壁相对于所述第一开口112的侧壁凸出。
101.所述第二开口116为后续形成第二导电插塞提供空间位置。
102.需要说明的是，所述第二开口116的侧壁相对于所述第一开口112的侧壁凸出，这使得形成于第而开口中的第二导电插塞的横向尺寸满足工艺要求的同时，增大了在所述第一开口中形成的第一导电插塞的横向尺寸，从而增大了第一导电插塞与后续形成于第一导电插塞顶部的其他互连结构之间的接触面积，以降低第一导电插塞与相对应互连结构之间的接触电阻，进而提高了半导体结构的性能。
103.本实施例中，形成贯穿所述第一开口112底部的刻蚀停止层104和第一层间介质层102的第二开口116的步骤包括：以所述阻挡层115和硬掩膜层106为掩膜，沿所述第一开口112，去除所述第一开口112露出的所述刻蚀停止层104和第一层间介质层102。
104.具体地，去除所述第一开口112露出的所述刻蚀停止层104和第一层间介质层102的工艺包括干法刻蚀工艺。
105.参考图13，形成所述第二开口116后，去除所述阻挡层115。
106.去除所述阻挡层115为后续形成第一导电插塞提供空间位置。
107.本实施例中，去除所述阻挡层115的工艺包括湿法刻蚀工艺。
108.所述湿法刻蚀工艺为各向同性的干法刻蚀工艺。所述湿法刻蚀工艺具有各向同性刻蚀工艺的特点，且具有工艺成本低、产量高、表面形成均匀性好等优势。在确保对去除所述阻挡层115的同时，能够保证所述第二层间介质层105的侧壁形貌质量。
109.在其他实施例中，去除所述阻挡层的工艺还可以包括干法刻蚀工艺。
110.继续参考图13，本实施例中，形成所述第二开口116之后，去除所述硬掩膜层106。
111.去除所述硬掩膜层106，利于后续研磨导电材料层直至露出所述第二层间介质层
105的顶部。
112.本实施例中，在同一步骤中，去除所述阻挡层115和硬掩膜层106，减少了工艺步骤，降低了工艺成本。
113.参考图14，去除所述阻挡层115后，在所述第一开口112和第二开口116中形成导电插塞119，所述导电插塞119包括位于所述第一开口112中的第一导电插塞117、以及位于所述第二开口116中的第二导电插塞118。
114.所述导电插塞119与所述源漏掺杂区111电连接，用于使所述源漏掺杂区111与外部电路或其他互连结构之间实现电连接。
115.其中，所述第一导电插塞117与所述源漏掺杂区111之间通过所述第二导电插塞118实现电连接。
116.本实施例中，所述导电插塞119的材料为钨。钨的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低导电插塞119的电阻，相应降低了功耗。在其他实施例中，导电插塞的材料还可以为钴或钌等导电材料。
117.本实施例中，形成所述导电插塞119的步骤包括：在所述第一开口112和第二开口116中形成导电材料层(图未示)；研磨所述导电材料层直至露出所述第二层间介质层105的顶部，剩余的所述导电材料层作为导电插塞119。
118.本实施例中，研磨所述导电材料层直至露出所述第二层间介质层105的顶部的工艺包括化学机械研磨工艺。
119.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。