一种新型低关断损耗的电子注入效应增强IGBT器件

一种新型低关断损耗的电子注入效应增强igbt器件
技术领域
1.本发明属于半导体技术领域，具体涉及一种新型低关断损耗的电子注入效应增强igbt器件。


背景技术：

2.绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)是一种压控型功率器件，由于igbt具有驱动功率小、饱和压降低等优点，作为一种高压开关被广泛应用到各个领域。
3.槽栅型结构igbt能够消除平面栅型igbt的寄生结型场效应晶体管(junction field
‑
effect transistor，jfet)电阻，进而降低饱和压降和通态损耗。为了进一步降低饱和压降和通态损耗，提出了注入增强栅双极晶体管(higt)、电子注入增强绝缘栅双极晶体管(iegt)和宽槽栅间距或fp(floating
‑
pbody)
‑
igbt等结构。
4.然而，由于fp
‑
igbt存在负栅电容效应，使得在器件开启时fp结构中产生的电压变化，通过米勒电容在栅极产生位移电流，降低了igbt的栅极控制能力，带来电磁干扰噪声。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了一种新型低关断损耗的电子注入效应增强igbt器件。本发明要解决的技术问题通过以下技术方案实现：
6.本发明提供了一种新型低关断损耗的电子注入效应增强igbt器件，包括：
7.集电极结构，包括：自下而上依次生长形成的集电极、p+集电极区、n+缓冲区，以及位于所述n+缓冲区中的p+埋层；
8.n
‑
漂移区，位于所述n+缓冲区之上；所述n
‑
漂移区中有超结结构，所述超结结构为沿着第一方向依次交替设置的第一掺杂立柱以及第二掺杂立柱；
9.表面结构，位于n
‑
漂移区之上，所述表面结构包括：两个沟槽栅极，所述沟槽栅极延伸至所述第一掺杂立柱中；
10.p基区以及p
‑
基区，所述p基区位于所述沟槽栅极的外侧，所述p
‑
基区位于所述沟槽栅极的内侧；
11.第一n+发射极以及第一p+发射极，位于所述p基区中，且所述第一n+发射极靠近所述沟槽栅极；所述p基区和所述第一掺杂立柱在第一方向上对应；
12.第二n+发射极以及第二p+发射极，位于所述p
‑
基区中，且所述第二n+发射极靠近所述沟槽栅极；所述第二n+发射极通过多晶硅连接，且对称设置于所述第二p+发射极的两侧；所述p
‑
基区、所述第二掺杂立柱以及所述p+埋层在第二方向上对应；
13.顶部发射极，覆盖所述p基区、所述p
‑
基区、所述沟槽栅极、所述第一n+发射极、所述第一p+发射极、所述第二n+发射极以及所述第二p+发射极，且所述顶部发射极连接所述第二p+发射极。
14.可选的，所述第一掺杂立柱为n型掺杂立柱；所述第二掺杂立柱为p型掺杂立柱。
15.可选的，所述第二掺杂立柱在第一方向上的长度与所述与p+埋层在第一方向上的长度相同。
16.可选的，所述p+埋层在第一方向上的长度为8μm，且掺杂浓度为1
×
10
17
cm
‑3；
17.所述第一掺杂立柱在第一方向上的长度为8μm，且掺杂浓度为3
×
10
15
cm
‑3。
18.可选的，所述第二掺杂立柱在第一方向上的长度为8μm，且掺杂浓度为3
×
10
15
cm
‑3。
19.可选的，所述沟槽栅极还包括；栅槽、栅氧化层、栅极，所述栅氧化层用于隔离所述栅极和所述p基区。
20.可选的，所述栅槽在第二方向上的长度为4μm。
21.可选的，所述第二n+发射极在第二方向上的长度为2μm，且掺杂浓度为1.2
×
10
16
cm
‑3。
22.可选的，所述p基区的掺杂浓度为2
×
10
17
cm
‑3；所述p+集电极的掺杂浓度为1
×
10
17
cm
‑3。
23.可选的，所述n+缓冲区的掺杂浓度为5
×
10
16
cm
‑3。
24.与现有技术相比，本发明提供的技术方案具有以下优点：
25.本发明提供的一种新型低关断损耗的电子注入效应增强igbt器件，n+缓冲区中的p+埋层为重掺杂，保证了空穴电流通过p+埋层时进行放大，进而增强了器件的电子注入效应，降低了器件的饱和压降。同时，由于空穴电流的放大，提高了空穴的注入效率，p+集电极的掺杂浓度可以得到进一步降低，进而降低器件的漏电流，从而保证了器件的低漏电流和高可靠性。p+埋层有利于降低器件在正向阻断时发生在n
‑
漂移区与n+缓冲区之间的二次击穿可能性。因为传统igbt的电流集中现象，器件在n型漂移区与n型缓冲层间形成新的电场峰值，发生二次雪崩击穿现象，降低了器件的击穿电压，而p+埋层使得从集电极注入的空穴电流更加均匀，减弱雪崩二次击穿的可能。
26.本发明提供的方案，由p
‑
基区、第二n+发射极和第二p+发射极构成的p沟jfet，当器件正向导通时，第二n+发射极为高电位，第二n+发射极向p
‑
基区耗尽，形成耗尽层，空穴沟道消失，因此从p+集电极注入的空穴在第二n+发射极的下方进行堆积，增强了器件的电子注入效应，降低了器件的饱和压降。
27.另外，n
‑
漂移区中的超结结构为n型掺杂立柱与p型掺杂立柱的依次交替排列，能够使超结结构中由于相互电荷耗尽而形成耗尽区，提高了器件的击穿电压。同时，p型掺杂立柱在第一方向上的长度与p+埋层在第一方向上的长度相同，并且在p+埋层的上方，因此能够将大部分的空穴电流引向p型掺杂立柱。当器件处于正向导通状态时，p+埋层与n+缓冲区之间形成pn结，在第一方向上n型掺杂立柱上的电势高于p型掺杂立柱的电势，使得超结结构的横向电场更强，从而抽取n型立柱中的空穴，使其流向p型立柱，在p
‑
基区内或者下方进行堆积，进一步增强器件的电子注入效应，进而降低了器件的饱和压降。当器件处于关断状态时，尤其是当通过负栅压将器件关断时，p
‑
基区与第二n+发射极形成正偏结构，p沟jfet结构的空穴通道打开，一部分空穴从第二p+发射极流入顶部发射极，可以抽取p
‑
基区内的空穴，进而降低了器件的关断损耗。
28.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
29.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
30.图1为本发明实施例提供的一种新型低关断损耗的电子注入效应增强igbt器件的结构示意图。
具体实施方式
31.为了降低igbt器件的关断损耗并增强器件的电子注入效应，本发明实施例提供了一种新型低关断损耗的电子注入效应增强igbt器件，以下将结合附图对本实施例提供的方案进行详细说明。
32.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
33.本发明实施例提供了一种新型低关断损耗的电子注入效应增强igbt器件，参见图1，图1为本发明实施例提供的一种新型低关断损耗的电子注入效应增强igbt器件的结构示意图，包括：
34.集电极结构，包括：自下而上依次生长形成的集电极111、p+集电极区112、n+缓冲区113，以及位于n+缓冲区113中的p+埋层114。
35.为了便于理解，本发明实施例中第一方向为图1中水平方向，第二方向为图1中垂直方向。
36.p+埋层114设置于n+缓冲区113中，且不与集电极111和p+集电极区112接触。
37.n
‑
漂移区，位于n+缓冲区113之上；n
‑
漂移区中有超结结构，超结结构为沿着第一方向依次交替设置的第一掺杂立柱101以及第二掺杂立柱102。
38.示例性的，在一个元胞结构中，n
‑
漂移区可以包括两根第一掺杂立柱以及一根第二掺杂立柱。
39.表面结构，位于n
‑
漂移区113之上。
40.表面结构包括：两个沟槽栅极121，沟槽栅极121延伸至第一掺杂立柱101中。
41.p基区141以及p
‑
基区142，p基区141位于沟槽栅极121的外侧，p
‑
基区142位于沟槽栅极121的内侧；
42.第一n+发射极151以及第一p+发射极152，位于p基区141中，且第一n+发射极151靠近沟槽栅极121；p基区141和第一掺杂立柱101在第一方向上对应。
43.第二n+发射极153以及第二p+发射极154，位于p
‑
基区142中，且第二n+发射极154靠近沟槽栅极121；第二n+发射极153通过多晶硅连接，且对称设置于第二p+发射极154的两侧；p
‑
基区142、第二掺杂立柱102以及p+埋层114在第二方向上对应。
44.在表面结构中有由p
‑
基区、第二n+发射极和第二p+发射极构成的p沟jfet，该器件为均匀掺杂。
45.其中，p基区141、沟槽栅极121、p
‑
基区142依次设置在第一方向上。第一掺杂立柱
101与p基区141在第二方向上对应，第二掺杂立柱102、p
‑
基区142以及p+埋层114在第二方向上对应。
46.第一n+发射极151以及第一p+发射极152在p基区141的上表面下方；第二n+发射极153以及第二p+发射极154在p
‑
基区142的上表面下方。
47.顶部发射极161，覆盖p基区141、p
‑
基区142、沟槽栅极121、第一n+发射极151、第一p+发射极152、第二n+发射极153以及第二p+发射极154，且顶部发射极161连接第二p+发射极154。
48.顶部发射极161在第二方向上位于表面结构之上。
49.根据电中性原理，igbt需要从第一n+发射极注入更多的电子，这就是电子注入增强效应，电子和空穴发生电导调制，有利于降低器件的饱和导通压降。
50.本发明实施例提供的一种新型低关断损耗的电子注入效应增强igbt器件，n+缓冲区中的p+埋层为重掺杂，保证了空穴电流通过p+埋层时进行放大，进而增强了器件的电子注入效应，降低了器件的饱和压降。同时，由于空穴电流的放大，提高了空穴的注入效率，p+集电极的掺杂浓度可以得到进一步降低，进而降低器件的漏电流，从而保证了器件的低漏电流和高可靠性。p+埋层有利于降低器件在正向阻断时发生在n
‑
漂移区与n+缓冲区之间的二次击穿可能性。因为传统igbt的电流集中现象，器件在n型漂移区与n型缓冲层间形成新的电场峰值，发生二次雪崩击穿现象，降低了器件的击穿电压，而p+埋层使得从集电极注入的空穴电流更加均匀，减弱雪崩二次击穿的可能。
51.本发明实施例提供的方案，由p
‑
基区、第二n+发射极和第二p+发射极构成的p沟jfet，当器件正向导通时，第二n+发射极为高电位，第二n+发射极向p
‑
基区耗尽，形成耗尽层，空穴沟道消失，因此从p+集电极注入的空穴在第二n+发射极的下方进行堆积，增强了器件的电子注入效应，降低了器件的饱和压降。当器件处于关断状态时，尤其是当通过负栅压将器件关断时，p
‑
基区与第二n+发射极形成正偏结构，p沟jfet结构的空穴通道打开，一部分空穴从第二p+发射极流入顶部发射极，可以抽取p
‑
基区内的空穴，进而降低了器件的关断损耗。
52.继续参见图1，本发明实施例中，第一掺杂立柱101为n型掺杂立柱；第二掺杂立柱102为p型掺杂立柱。
53.本发明实施例中，第二掺杂立柱102在第一方向上的长度与与p+埋层114在第一方向上的长度相同。
54.n
‑
漂移区中超结结构在第一方向上的长度与器件的台面宽度相同。
55.本发明实施例中，n
‑
漂移区中的超结结构为n型掺杂立柱与p型掺杂立柱的依次交替排列，能够使超结结构中由于相互电荷耗尽而形成耗尽区，提高了器件的击穿电压。同时，p型掺杂立柱在第一方向上的长度与p+埋层在第一方向上的长度相同，并且在p+埋层的上方，因此可以将大部分的空穴电流引向p型掺杂立柱。当器件处于正向导通状态时，p+埋层与n+缓冲区之间形成pn结，导致有0.7v的导通压降，在第一方向上n型掺杂立柱上的电势高于p型掺杂立柱的电势，使得超结结构的横向电场更强，从而抽取n型立柱中的空穴，使其流向p型立柱，在p
‑
基区内或者下方进行堆积，进一步增强器件的电子注入效应，进而降低了器件的饱和压降。
56.可选的，p+埋层114在第一方向上的长度为8μm，且掺杂浓度为1
×
10
17
cm
‑3。
57.第一掺杂立柱101在第一方向上的长度为8μm，且掺杂浓度为3
×
10
15
cm
‑3。
58.本发明实施例中，第二掺杂立柱102在第一方向上的长度为8μm，且掺杂浓度为3
×
10
15
cm
‑3。
59.本发明实施例中，沟槽栅极121还包括；栅槽、栅氧化层131、栅极，栅氧化层131用于隔离栅极和p基区141。
60.其中，第二n+发射极153通过栅氧化层131与沟槽栅极121连接。栅氧化层的材料可以包括二氧化硅。
61.本发明实施例中，栅槽在第二方向上的长度为4μm。
62.本发明实施例中，第二n+发射极154在第二方向上的长度为2μm，且掺杂浓度为1.2
×
10
16
cm
‑3。
63.本发明实施例中，p基区141的掺杂浓度为2
×
10
17
cm
‑3；p+集电极112的掺杂浓度为1
×
10
17
cm
‑3。
64.本发明实施例中，n+缓冲区113的掺杂浓度为5
×
10
16
cm
‑3。
65.可选的，本发明实施例提供的器件所用的半导体材料可以包括多晶硅、碳化硅。
66.本发明提供的一种新型低关断损耗的电子注入效应增强igbt器件，相比于传统结构，增加了p+埋层，能够放大集电极电流，从而降低集电极的掺杂浓度；增加了超结结构，能够提高器件的击穿电压以及增强空穴堆积效果；增加了p沟jfet结构，使得器件在导通状态下空穴堆积效果更强，在关断状态下通过第二p+发射极对空穴进行抽取，能够更好的实现导通饱和压降和开关损耗之间的折衷。
67.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
68.本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
69.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。