氮化镓HEMT芯片整合封装结构及其制造方法与流程

氮化镓hemt芯片整合封装结构及其制造方法
1.本发明的优先权基础包括：申请号202110903994.8、申请日2021.08.06、专利名称为“氮化镓hemt芯片整合封装结构及其制造方法”的发明申请案。
技术领域
2.本发明涉及氮化镓hemt芯片的封装技术领域，尤其是涉及氮化镓hemt芯片整合封装结构及其制造方法。


背景技术：

3.氮化镓hemt(高电子迁移率晶体管)芯片的工作层基础材质为氮化镓(gan)，mosfet芯片的工作层基础材质为硅(si)。由于材料特性氮化镓hemt芯片的体内不能设置pn结，源极与漏极之间的导通是通过中间的电子层导通,只有在柵极施加足够的负电压才能关断氮化镓hemt芯片。故氮化镓hemt芯片相比于mosfet(金氧半场效晶体管)芯片，具有开关速度快的优点,但是基于结构特性,柵极的开关导通操作需要在负电压工作范围内,当柵极接地或电压0 v下,氮化镓hemt芯片为导通,需要给到足够大的负电压,氮化镓hemt芯片的源极与漏极才会关闭,故存在耗电漏电流的风险。因此,氮化镓hemt的功率器件首要解决的问题是如何在正电压(包括电压0 v)工作范围内进行开关导通,实现柵极接地或电压0 v下氮化镓hemt芯片为关闭，目前已有多种的现有技术。
4.发明专利公开号cn103872119a公开了一种高电子迁移率晶体管及其制造方法,hemt包含：基板、第一氮化镓层、p型氮化镓层、第二氮化镓层、阻障层、栅极、源极与漏极。其中，第一氮化镓层形成于基板上，由剖视图视之，第一氮化镓层具有阶梯轮廓，且p型氮化镓层形成于阶梯轮廓的上阶表面上，其具有增强侧壁；第二氮化镓层形成于 p 型氮化镓层上，阻障层形成于第二氮化镓层上，以使二维电子云(2
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delectron gas,2deg)形成于阻障层与第二氮化镓层间。栅极形成于增强侧壁外，用以接收栅极电压，进而导通或不导通hemt。也就是说,实现柵极开关导通在正电压工作范围的技术方案是在芯片结构内进行阶梯状工艺变化,即需要改变现行氮化镓hemt芯片的内部芯片结构,芯片的可靠性与其他特性需要重新验证。
5.发明专利公开号cn112768427a公开了一种氮化镓hemt的封装结构及封装方法,氮化镓hemt芯片开关导通速度快但使用时发热高。为了提高了封装结构的散热性能，待封装氮化镓hemt芯片固定且电连接在散热区;待封装氮化镓hemt芯片的栅极位于源极和漏极之间，减小驱动回路的寄生电感,通过第四电连接部件电连接源极和第二导电焊盘，形成开尔文源极。现有技术中,氮化镓hemt芯片常见为单芯片封装架构,且使用无接脚式引线框架,以增加散热性能,但是仍不能解决柵极开关导通在正电压工作范围内的技术问题。
6.发明专利公开号cn110504242a公开了一种大电流级联增强型gan全桥功率模块封装结构及封装方法，结构包括封装外壳、金属引线框架和引脚，封装外壳内还包括：第一级联增强型gan hemt器件、第二级联增强型gan hemt器件、第三级联增强型gan hemt器件、第四级联增强型gan hemt器件、全桥栅驱动电路。该现有专利所提供的模块中任一级联增强
型gan hemt器件都通过多个gan hemt器件并联实现大电流；另外，还需要增加电压调整电路，保证内部的高压耗尽型gan器件工作在安全区域状态。该现有专利前案中是通过采用多个gan hemt并联以实现大电流的目的；对于额外增加的电压调整电路如何整合于封装结构中并没有具体公开,由图可见,仍是采取了传统芯片并排与打线连接的方式。相关现有技术中,大量的打线绑定线的设置必然会在封装结构内产生较大的寄生电感，不利于提高氮化镓hemt功率器件的工作频率，同时绑定线的引线方式会有封装内阻,也会造成电损耗，并且需要较大的封装尺寸才能封得下两颗以上芯片，不利于封装结构的小型化。为了减少电感，另一种类型相似的封装结构内部需要额外增加dbc绝缘片的设置，而通常绝缘片是热的不良导体，不利于封装结构的散热。
7.另外,发明专利公开号cn110504242a公开了一种具有pn结的gan外延结构，在n型gan半导体层与p型gan半导体层形成 pn 结，p型gan半导体层形成在成核层上，n型gan半导体层形成在p型gan半导体层上，并与p型gan半导体层形成pn结。p型gan半导体层的材料为p型gan或p型algan，n型gan半导体层的材料为n型gan或n型algan。该专利的相关技术并没有公开具体掺杂物质,若采用铝(al)为掺杂物，则gan半导体层必然为p型。单纯由p型gan和p型gan组成的pn结，会构成量子阱效应，就是led最基本结构的pn结，属于半导体发光领域，故现行可见的产品中氮化镓hemt芯片内部没有设置pn结。


技术实现要素：

8.本发明的主要目的一是提供一种氮化镓hemt芯片整合封装结构，具有在正电压工作范围内进行开关导通实现封装结构的柵极在接地或电压0 v下氮化镓hemt芯片为关闭的效果，不需要改变现行氮化镓hemt芯片的内部芯片结构，克服现有氮化镓hemt芯片封装结构中柵极在负电压工作范围才能关断导致的耗电与漏电流的问题。在一实际应用中,能实现封装结构由表面柵极的0v关断与5v导通氮化镓hemt芯片。
9.本发明的主要目的二是提供一种氮化镓hemt芯片整合封装结构的制造方法，在符合氮化镓hemt芯片优先散热的架构下有效整合氮化镓hemt芯片与mosfet芯片，降低半导体封装制造中异质芯片整合的难度并提高封装工艺流程的生产顺畅度。
10.本发明的主要目的三是提供一种电子装置，能更快的导出氮化镓hemt芯片内部热量，进而减少氮化镓hemt芯片发热对mosfet芯片电性能的影响。
11.本发明的主要目的一是通过以下技术方案得以实现的：提出一种氮化镓hemt芯片整合封装结构，包括：位于封装底面的散热载片;氮化镓hemt芯片，设置在散热载片上，使所述氮化镓hemt芯片的背面热耦合至所述散热载片，所述氮化镓hemt芯片的正面设置有第一源极垫、第一柵极垫与第一漏极垫;第一封装胶层，形成在所述散热载片上，以密封所述氮化镓hemt芯片，所述第一封装胶层在所述氮化镓hemt芯片上具有第一模封高度，所述第一封装胶层开设有第一通孔,以显露所述第一源极垫、所述第一柵极垫与所述第一漏极垫;扇出线路层，形成在所述第一封装胶层上,所述扇出线路层包括：通孔导通至所述第一源极垫的第一源极内岛、通孔导通至所述第一柵极垫的柵极线路以及通孔导通至所述第一漏极垫的漏极线路,其中,所述第一源极内岛形成于偏离所述氮化镓hemt芯片的区块中,所述漏极线路的一端扇出延伸以远离所述氮化镓hemt芯片,所述柵极线路位于所述第
一源极内岛与所述漏极线路之间;mosfet芯片,设置在所述第一源极内岛上，使所述mosfet芯片的背面漏极层电连接所述第一源极垫，所述mosfet芯片的正面设置有第二源极垫与第二柵极垫;第二封装胶层,形成在所述第一封装胶层与所述扇出线路层上，所述第二封装胶层在所述mosfet芯片上具有第二模封高度，所述第二封装胶层开设有第二通孔,以显露所述第二源极垫与所述第二柵极垫;金属岛层,形成在所述第二封装胶层上,所述金属岛层包括：通孔导通互连所述第二源极垫与所述柵极线路的第二源极内岛以及通孔导通至所述第二柵极垫的柵极内岛;其中,所述散热载片割裂为在散热主岛周边且导通至所述第二源极内岛的源极外岛、导通至所述柵极内岛的柵极外岛以及导通至所述漏极线路扇出端的漏极外岛;随着所述柵极外岛在正负电压工作范围(负电压工作范围包括0 v)内所述mosfet芯片的开通或关闭,所述氮化镓hemt芯片的所述第一源极垫的电位也能同步调低或调高,以同步开启或关闭所述氮化镓hemt芯片。
12.通过采用上述技术方案，利用第二源极内岛将所述mosfet芯片的第二源极垫短接至所述氮化镓hemt芯片的第一柵极垫,以作为整个封装结构的源极连接,所述mosfet芯片的第二柵极垫能作为整个封装结构的柵极连接,使柵极的关断至开通工作电压能提高到包括0 v的负电压关断与不包含0 v的正电压开通,封装表面的柵极电压为接地或0 v电位，仍保持在省电恒关的状态。在foplp(fan
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out panel level package,扇出型平板等级封装)封装架构下,有效率整合氮化镓hemt芯片与mosfet芯片,利用mosfet芯片设置在第一封装胶层上的所述第一源极内岛上,使mosfet芯片的背面漏极层电连接氮化镓hemt芯片的第一源极垫,mosfet芯片相对偏离于氮化镓hemt芯片,氮化镓hemt芯片设置于散热载片上,氮化镓hemt芯片比起mosfet芯片有高的对外导热性,且氮化镓hemt芯片与mosfet芯片不直接热耦合,为氮化镓hemt芯片的高温能量提供优于通过mosfet芯片的更快对外散热传导路径。
13.本发明在较佳示例中可以进一步配置为：通过所述漏极外岛，所述氮化镓hemt芯片的所述第一漏极垫的关断工作电压介于100～600 v;通过所述第二源极内岛短接所述氮化镓hemt芯片的所述第一柵极垫与所述mosfet芯片的所述第二源极垫，所述氮化镓hemt芯片的所述第一柵极垫的关断与开通工作电压皆小于0 v;通过所述柵极外岛，所述mosfet芯片在负电压(包括0 v)下源漏关闭时，所述氮化镓hemt芯片的所述第一源极垫的电压被动抬高，所述氮化镓hemt芯片的所述第一柵极垫的≦0 v电压仍然不足以开通所述氮化镓hemt芯片。
14.可以通过采用上述优选技术特点，利用柵极外岛使mosfet芯片的第二柵极垫作为整个封装结构的柵极连接,配合利用第二源极内岛将mosfet芯片的第二源极垫短接至氮化镓hemt芯片的第一柵极垫,还作为整个封装结构的源极连接,改变了氮化镓hemt芯片整合封装结构的柵极工作电压,且没有寄生电感的干扰,在接地或0电位也能关断氮化镓hemt芯片整合封装结构。改变了氮化镓hemt芯片到封装底面的源漏柵极排列,所述氮化镓hemt芯片的所述第一漏极垫的关断工作电压能介于100～600 v的高压操作,即所述氮化镓hemt芯片的所述第一柵极垫的关断与开通工作电压皆小于0 v,属于高功率半导体器件。当mosfet芯片在源漏关闭时,氮化镓hemt芯片的第一源极垫的电压被动抬高,氮化镓hemt芯片的第一柵极垫的≦0 v电压不足以开通氮化镓hemt芯片,实现mosfet芯片对氮化镓hemt芯片的
同步开通与同步关断的切换操作。
15.本发明在较佳示例中可以进一步配置为：所述柵极外岛的关断工作电压为≦0 v，所述柵极外岛的开通工作电压为3～20 v;所述mosfet芯片内还反向设置有肖特基二极管。
16.通过采用上述优选技术特点，利用所述柵极外岛的关断工作电压为≦0 v,在接地或0电压下,mosfet芯片的源漏连接仍为关断,氮化镓hemt芯片也同步关断;在功率开关切换使用时,第二源极内岛的电压为稳定在负电压,漏极外岛的电压变化不影响相对远离柵极外岛的电压,所述柵极外岛的开通工作电压能介于3～20 v之间波动小的相对稳定值。而所述mosfet芯片内还反向设置有肖特基二极管,用于消除mosfet芯片以硅为基材的寄生电容。
17.本发明在较佳示例中可以进一步配置为：所述第一源极内岛相对偏离于所述氮化镓hemt芯片且尺寸大于所述第一源极垫,并且所述第一源极内岛的尺寸还大于且轮廓对应所述mosfet芯片的背面,以使所述漏极层实质结合于所述第一源极内岛。
18.通过采用上述优选技术特点，整合封装结构中利用所述第一封装胶层上的第一源极内岛相对偏离于所述氮化镓hemt芯片且尺寸大于所述第一源极垫,使所述mosfet芯片不再需要直接放置在所述氮化镓hemt芯片的第一源极垫上，所述mosfet芯片在尺寸上能大于所述氮化镓hemt芯片的所述第一源极垫，对所述mosfet芯片的尺寸大小不再限制，并且没有封装内打线引线的导通电阻上升，得以维持通过所述mosfet芯片的电流性能。
19.本发明在较佳示例中可以进一步配置为：所述第二源极内岛相对偏离且尺寸大于所述第一源极内岛,并且电连接所述第二源极内岛的所述第一封装胶层的通孔与所述第二封装胶层的通孔为直通对应,以缩短传导路径至100um以下;所述氮化镓hemt芯片整合封装结构的封装内电阻在0.2毫欧以下。
20.通过采用上述优选技术特点，利用第二源极内岛相对偏离且尺寸大于第一源极内岛，并且在氮化镓hemt芯片的第一柵极垫上电连接所述第二源极内岛的所述第一封装胶层的通孔与所述第二封装胶层的通孔为直通对应,以缩短传导路径至100um以下;所述氮化镓hemt芯片整合封装结构的封装内电阻也能达到在0.2毫欧以下,因此氮化镓hemt芯片上的第一柵极垫与第一源极垫的传输路径短且芯片与封装结构在柵极与源极之间实现了配置关系互换,由芯片的源极相对远离于漏极的形态改变成封装的柵极相对远离于漏极的形态。
21.本发明的主要目的一还可以通过以下另一种技术方案得以实现的：提出一种氮化镓hemt芯片整合封装结构，包括：能建立对外散热路径的散热载片、设置在所述散热载片上的氮化镓hemt芯片、封设在foplp(fan
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out panel level packaging, 扇出型平板等级封装)封装胶层中的mosfet芯片以及foplp线路结构，所述foplp线路结构包括第一源极内岛与第二源极内岛,所述第一源极内岛位于所述foplp封装胶层中,以夹层方式连接所述氮化镓hemt芯片的源极与所述mosfet芯片的漏极,所述第二源极内岛位于所述foplp封装胶层的一表面上,以长短贯孔方式短接所述氮化镓hemt芯片的柵极与所述mosfet芯片的源极;所述散热载片割裂为包括：导通至所述第二源极内岛的源极外岛、导通至所述柵极内岛的柵极外岛以及导通至所述foplp线路结构的漏极线路扇出端的漏极外岛。
22.通过采用上述技术方案，利用foplp封装胶层中的第一源极内岛夹层方式连接所
述氮化镓hemt芯片的源极与所述mosfet芯片的漏极，以及利用以长短贯孔方式贯穿foplp封装胶层使封装顶面的第二源极内岛短接所述氮化镓hemt芯片的柵极与所述mosfet芯片的源极,实现具有柵极在接地或电压0 v下氮化镓hemt芯片为关闭效果电路结构的异质芯片整合封装,且大幅降低寄生电感并提高氮化镓hemt芯片的散热。
23.本发明在较佳示例中可以进一步配置为：所述散热载片还包括散热主岛,所述氮化镓hemt芯片的背面热耦合连接在所述散热主岛上，所述柵极内岛位于所述foplp封装胶层中与所述第二源极内岛相同的同一表面上，所述柵极内岛原生连接所述mosfet芯片的柵极，所述漏极外岛原生连接所述氮化镓hemt芯片的漏极。
24.通过采用上述优选技术特点，利用漏极外岛原生连接所述氮化镓hemt芯片的漏极以及foplp封装胶层的柵极内岛原生连接所述mosfet芯片的柵极，在漏极外岛与氮化镓hemt芯片的漏极之间不连接其它主动器件,在柵极内岛与mosfet芯片的柵极之间不连接其它主动器件,缩短封装内部的芯片对外导接路径,不需要复杂且长的打线长度,并以mosfet芯片的柵极功能作为整个氮化镓hemt芯片整合封装结构氮化镓hemt芯片整合封装结构的柵极功能。
25.本发明的主要目的二是通过以下技术方案得以实现的：提出一种氮化镓hemt芯片整合封装结构的制造方法，用以制造如上所述任意技术方案可能组合的氮化镓hemt芯片整合封装结构，该制造方法包括：提供散热载片;设置氮化镓hemt芯片在所述散热载片上，使所述氮化镓hemt芯片的背面热耦合至所述散热载片，所述氮化镓hemt芯片的正面设置有第一源极垫、第一柵极垫与第一漏极垫;平板模封方式形成第一封装胶层在所述散热载片上，以密封所述氮化镓hemt芯片，所述第一封装胶层在所述氮化镓hemt芯片上具有第一模封高度，所述第一封装胶层开设有第一通孔,以显露所述第一源极垫、所述第一柵极垫与所述第一漏极垫;形成扇出线路层在所述第一封装胶层上,所述扇出线路层包括：通孔导通至所述第一源极垫的第一源极内岛、通孔导通至所述第一柵极垫的柵极线路以及通孔导通至所述第一漏极垫的漏极线路,其中,所述第一源极内岛形成于偏离所述氮化镓hemt芯片的区块中,所述漏极线路的一端扇出延伸以远离所述氮化镓hemt芯片,所述柵极线路位于所述第一源极内岛与所述漏极线路之间;设置mosfet芯片在所述第一源极内岛上，使所述mosfet芯片的背面漏极层电连接所述第一源极垫，所述mosfet芯片的正面设置有第二源极垫与第二柵极垫;平板模封方式形成第二封装胶层在所述第一封装胶层与所述扇出线路层上，所述第二封装胶层在所述mosfet芯片上具有第二模封高度，所述第二封装胶层开设有第二通孔,以显露所述第二源极垫与所述第二柵极垫;形成金属岛层在所述第二封装胶层上,所述金属岛层包括：通孔导通互连所述第二源极垫与所述柵极线路的第二源极内岛以及通孔导通至所述第二柵极垫的柵极内岛;其中,所述散热载片割裂为在散热主岛周边且导通至所述第二源极内岛的源极外岛、导通至所述柵极内岛的柵极外岛以及导通至所述漏极线路扇出端的漏极外岛。
26.通过采用上述技术方案，利用foplp层层封装,先建立氮化镓hemt芯片的主要散热路径并进行第一层封装,再建立对mosfet芯片互连的电路径与第二层封装,扇出线路层在
所述第一封装胶层上,扇出线路层包括通孔导通至所述第一源极垫的第一源极内岛,第一源极内岛形成于偏离氮化镓hemt芯片的区块中,设置mosfet芯片时，便能使mosfet芯片的背面漏极层电连接氮化镓hemt芯片的第一源极垫。金属岛层包括以通孔导通互连所述第二源极垫与所述柵极线路的第二源极内岛,以mosfet芯片的第二柵极开关操作改变氮化镓hemt芯片的源漏极电压差,进而实现氮化镓hemt芯片的源漏同步开启与同步关断,不需要以外部电路连接氮化镓hemt芯片与mosfet芯片,具有散热型异质芯片微小化封装整合的效果。
27.本发明在较佳示例中可以进一步配置为：在设置氮化镓hemt芯片的步骤中,所述第一柵极垫配置在所述第一源极垫与所述第一漏极垫之间;或/与,在平板模封方式形成第一封装胶层的步骤中,所述第一封装胶层还覆盖所述散热载片的四周侧边;开设第一通孔的步骤中,以雷射或图案化刻蚀方式形成所述第一通孔;或/与,形成扇出线路层的步骤中,所述第一源极内岛相对偏离于所述氮化镓hemt芯片且尺寸大于所述第一源极垫,并且所述第一源极内岛的尺寸还大于且轮廓对应所述mosfet芯片的背面;或/与,设置mosfet芯片在所述第一源极内岛上的步骤中,所述漏极层全面且实质的接合至所述第一源极内岛;或/与,在形成金属岛层的步骤中,所述第二源极内岛相对偏离且尺寸大于所述第一源极内岛,并且电连接所述第二源极内岛的所述第一封装胶层的通孔与所述第二封装胶层的通孔为直通对应,以缩短传导路径至100um以下,进而使所述氮化镓hemt芯片整合封装结构的封装内电阻能控制在0.2毫欧以下;或/与,所述制造方法还包括封装单离的步骤,以制得单离的氮化镓hemt芯片整合封装结构;通过所述漏极外岛，所述氮化镓hemt芯片的所述第一漏极垫的关断工作电压介于100～600 v;通过所述第二源极内岛短接所述氮化镓hemt芯片的所述第一柵极垫与所述mosfet芯片的所述第二源极垫，所述氮化镓hemt芯片的所述第一柵极垫的关断与开通工作电压皆小于0 v;通过所述柵极外岛，所述mosfet芯片在源漏关闭时，所述氮化镓hemt芯片的所述第一源极垫的电压被动抬高，所述氮化镓hemt芯片的所述第一柵极垫的≦0 v电压不足以开通所述氮化镓hemt芯片;优选的,所述柵极外岛的关断工作电压为≦0 v，所述柵极外岛的开通工作电压为3～20 v;所述mosfet芯片内还反向设置有肖特基二极管。
28.可以通过采用上述优选技术特点，利用上述对应结构特征或其可能结构特征的组合达到如上所述装置特征相应的技术效果。
29.本发明的主要目的三是通过以下技术方案得以实现的：提出一种电子装置，包括：印刷电路板以及接合于所述印刷电路板上如上所述任意技术方案可能组合的一种氮化镓hemt芯片整合封装结构,在所述氮化镓hemt芯片整合封装结构的封装底面中,位于同一表面的源极外岛、柵极外岛与漏极外岛分别焊接到所述印刷电路板的对应脚位;所述mosfet芯片的背面在封装胶层阻隔下不直接热耦合所述氮化镓hemt芯片;所述mosfet芯片的漏极与所述氮化镓hemt芯片的源极之间的水平向电连接路径不超出所述mosfet芯片在封装底面的投影区域。
30.通过采用上述技术方案，电子装置能更快速传递出氮化镓hemt芯片的热量,散热载片仅与氮化镓hemt芯片直接热耦合,使mosfet芯片受到来自氮化镓hemt芯片的较少热量。
31.综上所述，本发明的技术方案包括以下至少一种对现有技术作出贡献的技术效果：1.氮化镓hemt芯片的第一源极垫与mosfet芯片的漏极层通过第一封装胶层的第一通孔上的第一源极内岛连接，mosfet芯片的第二源极垫通过第二封装胶层的第二通孔引出到封装表面的第二源极内岛，每层通孔连接的长度能够小于等于50um(第一封装胶层的第一模封高度≦50um，第二封装胶层的第二模封高度≦50um)，而传统的打线连接长度在1000um
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2000um,相比于打线方式，封装内部芯片互连长度大为减小，寄生电感较传统封装小一个数量级;2.由于mosfet芯片的第二源极垫通过第二封装胶层的第二通孔与封装顶面的第二源极内岛连接，包括第二源极内岛的金属岛层能增加封装顶面散热,以散热载片与外部印刷电路板(pcb)焊接，使得导电和导热的路径都很短，当mosfet芯片的第二源极垫经过第二源极内岛的外接长度在100um以下，氮化镓hemt芯片整合封装结构的导电和导热效果可以得到最优化;3.本技术示例的氮化镓hemt芯片整合封装结构的封装内阻能够降低至0.2毫欧以下，而现有ganhemt封装结构的封装内阻都在1毫欧以上;4.mosfet芯片的芯片尺寸面积不再受氮化镓hemt芯片的第一源极垫的区域大小的限制，能比氮化镓hemt芯片的第一源极垫还大，能在封装结构内整合导通性能更好的mosfet芯片，进一步降低氮化镓hemt芯片整合封装结构的器件内阻;5.结构中不需要使用用于消除寄生电感的dbc绝缘片，现有的dbc绝缘片的热阻通常比金属高一个数量级;本发明示例的氮化镓hemt芯片的背面与散热载片通过粘接剂粘接形成热耦合，封装的结外壳的热阻能更小，氮化镓hemt芯片产生的热量直接通过散热载片的散热主岛在封装底面传导热量到外部印刷电路板，也能透过第二源极内岛在封装顶面进行散热，双面散热性能更好;6.由于封装制程中氮化镓hemt芯片的背面与整个散热载片以焊接或导热粘接直接热耦合一起,氮化镓hemt芯片产生的热量传导到覆盖封装底面面积50%以上的散热载片的散热主岛，使封装内部热阻低;散热载片可以移除或保留在产品中，如有更高的散热需求，封装顶面上能外置散热器，使封装顶面上设置为导热金属，利用整平的第三封装胶层提供一个水平安装基准，在加装外置散热器时更为方便;7.在覆盖第三封装胶层之前或不需要形成第三封装胶层的产品中，封装顶面上可外露出第二电源内岛与柵极内岛，在用于器件贴板后在线测试的一些场合，能用测试探针直接接触封装顶面的源极(source)和柵极(gate)即可进行测试，无需另外接线。
附图说明
32.图1绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装结构的截面图；图2绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装结构的在透视表面封胶层的封装顶面图(a)与封装底面图(b)；
图3绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装结构的电路图；图4绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中氮化镓hemt芯片整合封装方法中将氮化镓hemt芯片所述设置在散热载片上的示意图；图5绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中平板模封方式将第一封装胶层形成在散热载片上的示意图；图6绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中对第一封装胶层开设第一通孔的示意图；图7绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中将形成扇出线路层的第一沉淀金属层形成在第一封装胶层上的示意图；图8绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中形成扇出线路层的示意图；图9绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中将mosfet芯片设置在第一源极内岛上的截面示意图；图10绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中平板模封方式将第二封装胶层形成在第一封装胶层上的示意图；图11绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中对第二封装胶层开设第二通孔的示意图；图12绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中将形成金属岛层的第二沉淀金属层形成在第二封装胶层上的示意图；图13绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装方法中将第二沉淀金属层刻蚀形成金属岛层的示意图；图14绘示本发明另一些较佳实施例的氮化镓hemt芯片整合封装结构的截面图。
33.附图标记: 10、散热载片;10a、散热主岛; 11、源极外岛;12、柵极外岛;13、漏极外岛; 20、氮化镓hemt芯片; 21、第一源极垫;22、第一柵极垫;23、第一漏极垫; 30、第一封装胶层;31、第一通孔; 40、扇出线路层;40a、第一沉淀金属层; 41、第一源极内岛;42、柵极线路;43、漏极线路; 50、mosfet芯片;51、第二源极垫;52、第二柵极垫;53、漏极层; 54、肖特基二极管;60、第二封装胶层;61、第二通孔;62、第三通孔; 70、金属岛层;70a、第二沉淀金属层; 71、第二源极内岛;72、柵极内岛; 80、第三封装胶层。
具体实施方式
34.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
35.需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后
……
)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案,以下将本发明的氮化镓hemt芯片整合封装结构及其制造方法做进一步详细描
述与解释，但不作为本发明限定的保护范围。
36.说明书中记载的“散热载片”,指在某散热物件对应封装表面的散热显露面积在60%以上,具体在80%以上(如图1所示),通常不超过封装底面的100%面积。
37.说明书中记载的“偏离”,指封装顶面往封装底面投射的上下两物件没有中心点对准。说明书中记载的“扇出”,指某一物件的延伸是往远离氮化镓hemt芯片中心点的方向扇出。说明书中记载的“岛”,是具有“垫”的电性功能但是面积大于垫,岛的形状可以比垫更加不规则多变,通常岛是表示为不是设置在芯片表面的金属垫层。说明书中记载的“原生连接”,指封装内两个电连接的物件在之间的电连接路径不加入其它主动器件,具体是单纯以晶圆级封装中形成的线路进行电连接,不包括打线连接也不包括其间设置其它器件。
38.附图所示包括多个实施例具有共性的部分，变化例具有差异或区别的部分另以文字方式描述。因此，应当基于产业特性与技术本质，熟知本领域的技术人员应正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。
39.图1绘示本发明一些较佳实施例的氮化镓hemt芯片整合封装结构的截面图,图2绘示氮化镓hemt芯片整合封装结构的透视表面封装胶层的封装顶面图(a)与封装底面图(b),图3绘示氮化镓hemt芯片整合封装结构的电路图,图4至图13绘示氮化镓hemt芯片整合封装结构在封装工艺制程中的构件切面示意图。图中的“s”表示为源极(source);图中的“g”表示为柵极(gate);图中的“d”表示为漏极(drain),示例中源极为载流子起点,漏极为载流子终点。
40.参阅图1、图2与图3,本发明的一些较佳实施例中提出一种氮化镓hemt芯片整合封装结构，包括：位于封装底面的散热载片10、氮化镓hemt芯片20、第一封装胶层30、扇出线路层40、mosfet芯片50、第二封装胶层60、以及金属岛层70。本发明的重要效果之一是将驱动氮化镓hemt芯片20的开通工作电压提高到不包含0v的正电压,在0 v的接地或参考电位为关断(一个具体应用是0v关断及5v导通),并且封装结构内大幅减少寄生电感,稳定的达到不需要施加负电压也能实现氮化镓hemt芯片20的源漏关断的技术效果。
41.参阅图1,氮化镓hemt芯片20设置在散热载片10上，使所述氮化镓hemt芯片20的背面热耦合至所述散热载片10，所述氮化镓hemt芯片20的正面设置有第一源极垫21、第一柵极垫22与第一漏极垫23。氮化镓hemt芯片20的半导体基材为氮化镓,示例中第一柵极垫22可位于第一源极垫21与第一漏极垫23之间。散热载片10的材质具体是铜等高导热金属。
42.第一封装胶层30形成在所述散热载片10上，以密封所述氮化镓hemt芯片20，所述第一封装胶层30在所述氮化镓hemt芯片20上具有第一模封高度,示例中≦50um，所述第一封装胶层30开设有第一通孔31,以显露所述第一源极垫21、所述第一柵极垫22与所述第一漏极垫23,具体可在一个的第一源极垫21或所述第一漏极垫23上开设多个第一通孔31。示例中,散热载片10的外表面可略小于封装底面(封装底面是封装产品接合到印刷电路板朝内的表面,图1中示例的封装底面是朝下,包含散热载片10的外露表面、亦如图2(b)所示);示例的封装顶面在图1中是朝上,第一封装胶层30可覆盖散热载片10的四周侧边,可以更稳定抓住散热载片10。
43.扇出线路层40形成在所述第一封装胶层30上,所述扇出线路层40包括：通孔导通至所述第一源极垫21的第一源极内岛41、通孔导通至所述第一柵极垫22的柵极线路42以及
通孔导通至所述第一漏极垫23的漏极线路43,其中,所述第一源极内岛41形成于偏离所述氮化镓hemt芯片20的区块中,所述漏极线路43的一端扇出延伸以远离所述氮化镓hemt芯片20,所述柵极线路42位于所述第一源极内岛41与所述漏极线路43之间。扇出线路层40通常是晶圆等级封装过程中形成的线路,所述第一源极内岛41可等于或略大于mosfet芯片50。所述扇出线路层40的所述第一源极内岛41、所述柵极线路42以及所述漏极线路43可一体填入第一封装胶层30对应覆盖区域下的第一通孔31,以分别电连接对应的第一源极垫21、第一柵极垫22与第一漏极垫23。
44.mosfet芯片50设置在所述第一源极内岛41上，使所述mosfet芯片50的背面漏极层53电连接所述第一源极垫21，所述mosfet芯片50的正面设置有第二源极垫51与第二柵极垫52。mosfet芯片50的半导体基材可为硅或其他非氮化镓的硅基半导体,例如碳化硅,示例中背面漏极层53位于在第二源极垫51与第二柵极垫52的芯片正面不同的芯片背面上。背面漏极层53可以完全覆盖mosfet芯片50的背面。第一源极内岛41的尺寸可以略大于mosfet芯片50的背面。
45.第二封装胶层60形成在所述第一封装胶层30与所述扇出线路层40上，所述第二封装胶层60在所述mosfet芯片50上具有第二模封高度,示例中≦50um，所述第二封装胶层60开设有第二通孔61,以显露所述第二源极垫51与所述第二柵极垫52。第一封装胶层30与第二封装胶层60是低膨胀系数的电绝缘材料,可以相同材质或膨胀系数在适配调整范围内的不相同材质。
46.金属岛层70形成在所述第二封装胶层60上,所述金属岛层70包括：通孔导通互连所述第二源极垫51与所述柵极线路42的第二源极内岛71以及通孔导通至所述第二柵极垫52的柵极内岛72。第二源极内岛71与柵极内岛72的一种具体排布可见于图2(a)。
47.其中,所述散热载片10割裂为在散热主岛10a周边且导通至所述第二源极内岛71的源极外岛11(如图2所示)、导通至所述柵极内岛72的柵极外岛12以及导通至所述漏极线路43扇出端的漏极外岛13,源极外岛11、柵极外岛12以与漏极外岛13的一种具体排布可见于图2(b)。可利用第三通孔62贯穿第二封装胶层60与第一封装胶层30,使所述第二源极内岛71能纵向电性导通到所述源极外岛11。
48.氮化镓hemt芯片整合封装结构的一种电路结构可见于图3。随着所述柵极外岛12在正负电压工作范围(负电压工作范围包括0 v)内所述mosfet芯片50的开通或关闭,所述氮化镓hemt芯片20的所述第一源极垫21的电位也能同步调低或调高,以同步开启或关闭所述氮化镓hemt芯片20。
49.本实施例的基础原理为：利用第二源极内岛71将所述mosfet芯片50的第二源极垫51短接至所述氮化镓hemt芯片20的第一柵极垫22,以作为整个封装结构的源极连接,不需要打线连接;透过柵极外岛12使所述mosfet芯片50的第二柵极垫52能作为整个封装结构的柵极连接,使柵极的关断至开通工作电压能提高到包括0 v的负电压关断与不包含0 v的正电压开通(现有技术的氮化镓hemt产品在操作上为不包括0 v的负电压开通关断与0 v的开通),当封装底面的柵极电压为接地或0 v电位，本发明示例仍保持在省电恒关的状态。在一实际应用中,能实现封装结构由表面柵极的0v关断与5v导通所述氮化镓hemt芯片20。在foplp(fan
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out panel level package,扇出型平板等级封装)封装架构下,有效率整合氮化镓hemt芯片20与mosfet芯片50,利用mosfet芯片50设置在第一封装胶层30上的所述第一
源极内岛41上,使mosfet芯片50的背面漏极层53电连接氮化镓hemt芯片20的第一源极垫21,能减少寄生电感且背面漏极层53的尺寸不需要匹配在小于氮化镓hemt芯片20的第一源极垫21的程度;而mosfet芯片50相对偏离于氮化镓hemt芯片20,氮化镓hemt芯片20设置于散热载片10上,氮化镓hemt芯片20比起mosfet芯片50有高的对外导热性,且氮化镓hemt芯片20与mosfet芯片50不直接热耦合,为氮化镓hemt芯片20的高温能量提供优于通过mosfet芯片50的更快对外散热传导路径。
50.在较佳示例中，通过所述漏极外岛13，所述氮化镓hemt芯片20的所述第一漏极垫23的关断工作电压介于100～600 v;通过所述第二源极内岛71短接所述氮化镓hemt芯片20的所述第一柵极垫22与所述mosfet芯片50的所述第二源极垫51，所述氮化镓hemt芯片20的所述第一柵极垫22的关断与开通工作电压皆小于0v，第一柵极垫22为0 v时,氮化镓hemt芯片20为源漏开通;通过所述柵极外岛12，所述mosfet芯片50在小于等于0v下源漏关闭时，所述氮化镓hemt芯片20的所述第一源极垫21的电压被动抬高，所述氮化镓hemt芯片20的所述第一柵极垫22的≦0 v电压仍然不足以开通所述氮化镓hemt芯片20。
51.因此，利用柵极外岛12使mosfet芯片50的第二柵极垫52作为整个封装结构的柵极连接,配合利用第二源极内岛71将mosfet芯片50的第二源极垫51短接至氮化镓hemt芯片20的第一柵极垫22,还作为整个封装结构的源极连接,改变了氮化镓hemt芯片整合封装结构的柵极工作电压,且没有寄生电感的干扰,在接地或0电位也能关断氮化镓hemt芯片整合封装结构。改变了氮化镓hemt芯片20到封装底面的源漏柵极排列,所述氮化镓hemt芯片20的所述第一漏极垫23的关断工作电压能介于100～600 v的高压操作,即使所述氮化镓hemt芯片20的所述第一柵极垫22的关断与开通工作电压皆小于0 v,当mosfet芯片50在源漏关闭时,氮化镓hemt芯片20的第一源极垫21的电压被动抬高,氮化镓hemt芯片20的第一柵极垫22的≦0 v电压不足以开通氮化镓hemt芯片20,实现mosfet芯片50对氮化镓hemt芯片20的同步开通与同步关断的切换操作。
52.本发明在较佳示例中可以进一步配置为：所述柵极外岛12的关断工作电压为≦0 v，所述柵极外岛12的开通工作电压为3～20 v;所述mosfet芯片50内还反向设置有肖特基二极管54。利用所述柵极外岛12的关断工作电压为≦0 v,在接地或0电压下,mosfet芯片50的源漏连接仍为关断,氮化镓hemt芯片20也同步关断;在功率开关切换使用时,第二源极内岛71的电压为稳定在负电压,漏极外岛13的电压变化不影响相对远离柵极外岛12的电压(如图2(b)所示),所述柵极外岛12的开通工作电压能介于3～20 v之间波动小的相对稳定值。而所述mosfet芯片50内还反向设置有肖特基二极管54(如图3所示),用于消除mosfet芯片50以硅为基材的寄生电容。
53.在较佳示例中，所述第一源极内岛41相对偏离于所述氮化镓hemt芯片20且尺寸大于所述第一源极垫21,并且所述第一源极内岛41的尺寸还大于且轮廓对应所述mosfet芯片50的背面,以使所述漏极层53实质结合于所述第一源极内岛41。整合封装结构中利用所述第一封装胶层30上的第一源极内岛41相对偏离于所述氮化镓hemt芯片20且尺寸大于所述第一源极垫21,使所述mosfet芯片50不再需要直接放置在所述氮化镓hemt芯片20的第一源极垫21上，所述mosfet芯片50在尺寸上能大于所述氮化镓hemt芯片20的所述第一源极垫21，对所述mosfet芯片50的尺寸大小不再限制，并且没有封装内打线引线的导通电阻上升，得以维持通过所述mosfet芯片50的电流性能。
54.在较佳示例中，所述第二源极内岛71相对偏离且尺寸大于所述第一源极内岛41,并且电连接所述第二源极内岛71的所述第一封装胶层30的通孔与所述第二封装胶层60的通孔为直通对应,以缩短传导路径至100um以下;所述氮化镓hemt芯片整合封装结构的封装内电阻在0.2毫欧以下。利用第二源极内岛71相对偏离且尺寸大于第一源极内岛41，并且在氮化镓hemt芯片20的第一柵极垫22上电连接所述第二源极内岛71的所述第一封装胶层30的通孔与所述第二封装胶层60的通孔为直通对应,以缩短传导路径至100um以下;所述氮化镓hemt芯片整合封装结构的封装内电阻也能达到在0.2毫欧以下,因此氮化镓hemt芯片20上的第一柵极垫22与第一源极垫21的传输路径短且芯片与封装结构在柵极与源极之间实现了配置关系互换,由芯片的源极相对远离于漏极的形态改变成封装的柵极相对远离于漏极的形态。
55.参阅图4至图12,本发明的还提出一种氮化镓hemt芯片整合封装结构的制造方法，用以制造如上所述任意技术方案可能组合的氮化镓hemt芯片整合封装结构，该制造方法包括如下所示的步骤。
56.参阅图4，提供散热载片10;散热载片10可以整片设计、沟槽图案设计也可以构成于例如无引脚的引线框架或具有预切槽的母板中。
57.参阅图4，设置氮化镓hemt芯片20在所述散热载片10上，使所述氮化镓hemt芯片20的背面热耦合至所述散热载片10，所述氮化镓hemt芯片20的正面设置有第一源极垫21、第一柵极垫22与第一漏极垫23;在较佳示例中,在设置氮化镓hemt芯片20的步骤中,所述第一柵极垫22配置在所述第一源极垫21与所述第一漏极垫23之间。
58.参阅图5与图6，平板模封方式形成第一封装胶层30在所述散热载片10上，以密封所述氮化镓hemt芯片20，所述第一封装胶层30在所述氮化镓hemt芯片20上具有第一模封高度，所述第一封装胶层30开设有第一通孔31,以显露所述第一源极垫21、所述第一柵极垫22与所述第一漏极垫23。在较佳示例中,在平板模封方式形成第一封装胶层30的步骤中,所述第一封装胶层30还覆盖所述散热载片10的四周侧边。开设第一通孔31的步骤中,以雷射或图案化刻蚀方式形成所述第一通孔31。本示例中,所述第一封装胶层30中位于周边开设的部分第一通孔31显露散热载片10的柵极外岛12与漏极外岛13,或是散热载片10的柵极外岛预定形成区域与漏极外岛预定形成区域。参阅图7与图8，形成扇出线路层40在所述第一封装胶层30上,所述扇出线路层40包括：通孔导通至所述第一源极垫21的第一源极内岛41、通孔导通至所述第一柵极垫22的柵极线路42以及通孔导通至所述第一漏极垫23的漏极线路43,其中,所述第一源极内岛41形成于偏离所述氮化镓hemt芯片20的区块中,所述漏极线路43的一端扇出延伸以远离所述氮化镓hemt芯片20,所述柵极线路42位于所述第一源极内岛41与所述漏极线路43之间。参阅图7,形成扇出线路层40的前驱层为第一沉淀金属层40a,第一沉淀金属层40a包括在开设第一通孔31之前预先形成在所述第一封装胶层30上例如金属箔的金属主体层以及在开设第一通孔31之后以金属沉淀形成的填孔金属(图未示出),金属主体层能保护在形成所述第一通孔31的污染残渣不会粘附在所述第一封装胶层30上,具有硬掩膜的附加作用;扇出线路层40是由对第一沉淀金属层40a进行金属刻蚀得到,第一源极内岛41作为粘结mosfet芯片50的岛块。在较佳示例中,形成扇出线路层40的步骤中,所述第一源极内岛41相对偏离于所述氮化镓hemt芯片20且尺寸大于所述第一源极垫21,并且所述第一源极内岛41的尺寸还大于且轮廓对应所述mosfet芯片50的背面。本示例中,漏极线路
43能直接导通到散热载片10的漏极外岛13,或是散热载片10的漏极外岛预定形成区域。
59.参阅图9，设置mosfet芯片50在所述第一源极内岛41上，使所述mosfet芯片50的背面漏极层53电连接所述第一源极垫21，所述mosfet芯片50的正面设置有第二源极垫51与第二柵极垫52;在较佳示例中,设置mosfet芯片50在所述第一源极内岛41上的步骤中,所述漏极层53全面且实质的接合至所述第一源极内岛41。
60.参阅图10与图11，平板模封方式形成第二封装胶层60在所述第一封装胶层30与所述扇出线路层40上，所述第二封装胶层60在所述mosfet芯片50上具有第二模封高度，所述第二封装胶层60开设有第二通孔61,以显露所述柵极线路42、所述第二源极垫51与所述第二柵极垫52。所述第二封装胶层60还开设有第三通孔62,利用第三通孔62贯穿第二封装胶层60与第一封装胶层30并显露到散热载片10的源极外岛11或预定形成源极外岛的区域,使后续形成的所述第二源极内岛71能纵向电性导通到所述源极外岛11。
61.参阅图12与图13，形成金属岛层70在所述第二封装胶层60上,所述金属岛层70包括：通孔导通互连所述第二源极垫51与所述柵极线路42的第二源极内岛71以及通孔导通至所述第二柵极垫52的柵极内岛72。第二源极内岛71能占据封装顶面70%以上的面积(如图2(a)所示)。在本示例中,第二源极内岛71还电性导通至散热载片10的源极外岛11或散热载片10的源极外岛预定形成区域;柵极内岛72还电性导通至散热载片10的柵极外岛12或散热载片10的柵极外岛预定形成区域。在较佳示例中,参阅图12,可如同所述扇出线路层40的形成方式,形成金属岛层70的前驱层为第二沉淀金属层70a,第二沉淀金属层70a包括在开设第二通孔61之前预先形成在所述第一封装胶层30上例如金属箔的金属主体层以及在开设第二通孔61之后以金属沉淀形成的填孔金属(图未示出),金属主体层能保护在形成第二通孔61的污染残渣不会粘附在所述第二封装胶层60上,具有硬掩膜的附加作用;金属岛层70是由对第二沉淀金属层70a进行金属刻蚀得到。在较佳示例中,在形成金属岛层70的步骤中,所述第二源极内岛71相对偏离且尺寸大于所述第一源极内岛41,并且电连接所述第二源极内岛71的所述第一封装胶层30的通孔与所述第二封装胶层60的通孔为直通对应,以缩短传导路径至100um以下,进而使所述氮化镓hemt芯片整合封装结构的封装内电阻能控制在0.2毫欧以下。
62.之后,可参阅图1，优选步骤还包括：形成第三封装胶层80在第二封装胶层60,以遮盖所述金属岛层70。第三封装胶层80为选置层，在不同实施例中可以省略;省略第三封装胶层80的产品具有在封装顶面外露的第二源极内岛71与柵极内岛72,供测试探针的直接接触,以作为源极与柵极在封装顶面的第二探测点的电测试进行。
63.参阅图1与图2，其中，所述散热载片10割裂为在散热主岛10a周边且导通至所述第二源极内岛71的源极外岛11、导通至所述柵极内岛72的柵极外岛12以及导通至所述漏极线路43扇出端的漏极外岛13。所述散热载片10的割裂步骤可以实施于提供散热载片10的步骤中,也可以是实施于形成金属岛层70的步骤后或是形成第三封装胶层80的步骤后;又或者,所述散热载片10的割裂步骤可以分拆成两个步骤,所述散热载片10的上半部割裂的前置步骤实施于提供散热载片10的步骤中,所述散热载片10的下半部割裂的后置步骤实施于形成第三封装胶层80的步骤后与封装单离步骤之前。所述散热载片10的割裂方法可以采用模封前的冲切、锯切与溼式刻蚀的一种或多种组合。
64.在较佳示例中,所述制造方法还包括封装单离的步骤,以制得单离的氮化镓hemt
芯片整合封装结构;通过所述漏极外岛13，所述氮化镓hemt芯片20的所述第一漏极垫23的关断工作电压介于100～600 v;通过所述第二源极内岛71短接所述氮化镓hemt芯片20的所述第一柵极垫22与所述mosfet芯片50的所述第二源极垫51，所述氮化镓hemt芯片20的所述第一柵极垫22的关断与开通工作电压皆小于0 v;通过所述柵极外岛12，所述mosfet芯片50在源漏关闭时，所述氮化镓hemt芯片20的所述第一源极垫21的电压被动抬高，所述氮化镓hemt芯片20的所述第一柵极垫22的≦0 v电压不足以开通所述氮化镓hemt芯片20;优选的,所述柵极外岛12的关断工作电压为≦0 v，所述柵极外岛12的开通工作电压为3～20 v;所述mosfet芯片50内还反向设置有肖特基二极管54(如图3所示)。以上对应图4至图12的所述步骤具体为foplp封装工艺。示例中,封装单离后的氮化镓hemt芯片整合封装结构具体可以具有对应dfn 4*4,、dfn 5*6、dfn 8*8等封装尺寸。
65.本实施例的基础原理为：利用foplp层层封装,先建立氮化镓hemt芯片20的主要散热路径并进行第一层封装,再建立对mosfet芯片50互连的电路径与第二层封装,扇出线路层40在所述第一封装胶层30上,扇出线路层40包括通孔导通至所述第一源极垫21的第一源极内岛41,第一源极内岛41形成于偏离氮化镓hemt芯片20的区块中,设置mosfet芯片50时，便能使mosfet芯片50的背面漏极层53电连接氮化镓hemt芯片20的第一源极垫21。金属岛层70包括以通孔导通互连所述第二源极垫51与所述柵极线路42的第二源极内岛71,以mosfet芯片50的第二柵极开关操作改变氮化镓hemt芯片20的源漏极电压差,进而实现氮化镓hemt芯片20的源漏同步开启与同步关断,不需要以外部电路连接氮化镓hemt芯片20与mosfet芯片50,具有散热型异质芯片微小化封装整合的效果。
66.参阅图14,本发明另一些实施例还提出一种氮化镓hemt芯片整合封装结构，包括：能建立对外散热路径的散热载片10、设置在所述散热载片10上的氮化镓hemt芯片20、封设在foplp(fan
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out panel level packaging, 扇出型平板等级封装)封装胶层中的mosfet芯片50以及foplp线路结构，所述foplp线路结构包括第一源极内岛41与第二源极内岛71,所述第一源极内岛41位于所述foplp封装胶层中,以夹层方式连接所述氮化镓hemt芯片20的源极与所述mosfet芯片50的漏极,所述第二源极内岛71位于所述foplp封装胶层的一表面上,以长短贯孔方式短接所述氮化镓hemt芯片20的柵极与所述mosfet芯片50的源极;所述散热载片10割裂为包括：导通至所述第二源极内岛71的源极外岛、导通至所述柵极内岛72的柵极外岛12以及导通至所述foplp线路结构的漏极线路43扇出端的漏极外岛13。
67.本实施例的基础原理为：利用foplp封装胶层中的第一源极内岛41夹层方式连接所述氮化镓hemt芯片20的源极与所述mosfet芯片50的漏极，以及利用以长短贯孔方式贯穿foplp封装胶层使封装顶面的第二源极内岛71短接所述氮化镓hemt芯片20的柵极与所述mosfet芯片50的源极,实现具有柵极在接地或电压0 v下氮化镓hemt芯片20为关闭效果电路结构的异质芯片整合封装,且大幅降低寄生电感并提高氮化镓hemt芯片20的散热。
68.在较佳示例中，所述散热载片10还包括散热主岛10a,所述氮化镓hemt芯片20的背面热耦合连接在所述散热主岛10a上，所述柵极内岛72位于所述foplp封装胶层中与所述第二源极内岛71相同的同一表面上，所述漏极外岛原生连接所述氮化镓hemt芯片20的漏极，所述柵极内岛72原生连接所述mosfet芯片50的柵极。
69.通过采用上述优选技术特点，利用foplp封装胶层的同一表面上的漏极外岛133原生连接所述氮化镓hemt芯片20的漏极以及柵极内岛72原生连接所述mosfet芯片50的柵极，
在漏极外岛13与氮化镓hemt芯片20的漏极之间不连接其它主动器件,在柵极内岛72与mosfet芯片50的柵极之间不连接其它主动器件,缩短封装内部的芯片对外导接路径,不需要复杂且长的打线长度,并以mosfet芯片50的柵极功能作为整个氮化镓hemt芯片整合封装结构氮化镓hemt芯片整合封装结构的柵极功能。
70.本发明的其它示例还提出一种电子装置，包括：印刷电路板以及接合于所述印刷电路板上如上所述任意技术方案可能组合的一种氮化镓hemt芯片整合封装结构(示例结构如图1或图14所示),在所述氮化镓hemt芯片整合封装结构的封装底面中,位于同一表面的所述源极外岛11、柵极外岛12与漏极外岛13分别焊接到所述印刷电路板的对应脚位;位于或接近所述氮化镓hemt芯片整合封装结构的封装顶面,面积扩大的第二源极内岛71能帮助散热(如图2(a)所示);所述mosfet芯片50的背面在封装胶层阻隔下不直接热耦合所述氮化镓hemt芯片20;所述mosfet芯片50的漏极与所述氮化镓hemt芯片20的源极之间的水平向电连接路径不超出所述mosfet芯片50在封装底面的投影区域。因此，电子装置能更快速传递出氮化镓hemt芯片20的热量,散热载片10仅与氮化镓hemt芯片20直接热耦合,使mosfet芯片50受到来自氮化镓hemt芯片20的较少热量。
71.本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。