QFN封装结构及其制造方法与流程

qfn封装结构及其制造方法
技术领域
1.本发明涉及封装技术领域，具体地涉及一种qfn封装结构及其制造方法。


背景技术：

2.随着电子产品的小型化和高密度化发展，封装产品也趋于微小化、高密度化、高集成化、高功率化发展。随着电子部件变得更小、并且工作频率更高，由于高频芯片在运输和传输是会产生很强的电磁波，电磁波往往会对封装内的其他芯片或者封装外的电子部件的造成干扰或噪声。加上电子部件的集成度过高，电子部件之间的信号传输线路的距离越来越近，使得来自集成电路封装外部或内部的芯片之间的电磁干扰(electro-magneticinterference,emi)情形也日益严重。
3.常规qfn(quad flat no-leads，方形扁平无引脚)封装结构因引脚暴露于塑封体的四个侧面，而电磁屏蔽层通常直接覆盖在塑封体外，由于电磁屏蔽层导电，与引脚直接接触会造成引脚之间短路，影响产品性能。


技术实现要素：

4.本发明的目的在于提供一种qfn封装结构及其制造方法。
5.本发明提供一种1.一种qfn封装结构，包括封装框架、芯片和所述塑封层，所述封装框架包括至少一个基岛，至少分布于所述基岛一侧的引脚，所述芯片设置于所述基岛上，电性连接于所述引脚，所述塑封层包覆所述封装框架和所述芯片，所述引脚侧面和底面暴露于所述塑封层，所述qfn封装结构还包括电磁屏蔽层，所述电磁屏蔽层至少覆盖所述塑封层侧面，所述引脚包括接地引脚，所述电磁屏蔽层和所述引脚之间间隔设置，且所述电磁屏蔽层与所述接地引脚之间通过电连接件电性连接；
6.所述基岛侧边设置有向上凸伸的凸台，所述凸台上表面高于所述电磁屏蔽层下表面。
7.作为本发明的进一步改进，所述基岛上表面高于引脚上表面，所述引脚与所述电磁屏蔽层之间间隔距离范围为200～400μm。
8.作为本发明的进一步改进，所述接地引脚和所述电磁屏蔽层之间设置有导电涂层，所述电磁屏蔽层和所述接地引脚之间通过所述导电涂层电性连接。
9.作为本发明的进一步改进，所述导电涂层为导电锡膏或者金属导电层。
10.作为本发明的进一步改进，所述电磁屏蔽层为铜、或不锈钢，或钛溅射夹层金属薄膜材料、或含银/铜的高密度金属填料的导电树脂等导电复合材料，或是上述材料中至少两种的组合。
11.本发明还提供一种qfn封装结构制造方法，包括步骤：
12.提供一封装框架和芯片，所述封装框架包括基岛和至少分布于所述基岛一侧的引脚，所述基岛侧边设置有向上凸伸的凸台，将所述芯片置于所述基岛上，并将所述芯片与所述引脚电性连接；
13.塑封所述封装框架和所述芯片，形成包覆所述封装框架和所述芯片的塑封层；
14.切割部分所述塑封层，并至少在所述引脚上方保留部分塑封层不切割，形成切割槽；
15.于所述塑封层表面形成电磁屏蔽层；
16.于所述切割槽位置，沿所述封装框架背面进行切割，获得单颗所述qfn封装结构；
17.于所述电磁屏蔽层与所述接地引脚之间设置电连接件。
18.作为本发明的进一步改进，“切割部分所述塑封层”具体包括：
19.切割所述塑封层至所述引脚上方200～400μm处。
20.作为本发明的进一步改进，所述凸台高度大于所述引脚上方保留的所述塑封层的高度。
21.作为本发明的进一步改进，“设置电连接件”具体包括：
22.于所述电磁屏蔽层和所述接地引脚之间涂覆导电锡膏或者金属导电层形成导电涂层。
23.作为本发明的进一步改进，所述电磁屏蔽层为铜、或不锈钢，或钛溅射夹层金属薄膜材料、或含银/铜的高密度金属填料的导电树脂等导电复合材料，或是上述材料中至少两种的组合。
24.本发明的有益效果是：在qfn封装结构外侧设置与引脚之间间隔一定距离的电磁屏蔽层，并配合边沿设置有凸台的基岛，在保证了电磁屏蔽层与引脚之间绝缘的同时，实现对芯片所有面的电磁屏蔽防护。
附图说明
25.图1是本发明一实施方式中的qfn封装结构示意图。
26.图2是图1中a-a处的剖视图。
27.图3是本发明一实施方式中的qfn封装结构制造方法流程示意图。
28.图4至图9是本发明一实施方式中的qfn封装结构制造方法各步骤示意图。
具体实施方式
29.为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术具体实施方式及相应的附图对本技术技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本技术一部分实施方式，而不是全部的实施方式。基于本技术中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。
30.下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
31.为方便说明，本文使用表示空间相对位置的术语来进行描述，例如“上”、“下”、“后”、“前”等，用来描述附图中所示的一个单元或者特征相对于另一个单元或特征的关系。空间相对位置的术语可以包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的装置翻转，则被描述为位于其他单元或特征“下方”或“上方”的单元将位于其他单元或特征“下方”或“上方”。因此，示例性术语“下方”可以囊括下方和上方这两种
空间方位。
32.如图1和图2所示，本发明提供一种qfn封装结构，其包括封装框架1、芯片2和塑封层3，封装框架1包括至少一个基岛11，至少分布于基岛11一侧的引脚12，芯片2设置于基岛11上，电性连接于引脚12，塑封层3包覆封装框架1和芯片2，引脚12侧面和底面暴露于塑封层3。
33.示例性的，在本实施方式中，封装框架1包括一基岛11和设置于四侧边周侧的引脚12，芯片2背面通过银胶4固定设置于基岛11上，并通过金属引线电性连接于引脚12。于其他实施方式中，也可在封装框架1上设置多个基岛11，以及于基岛11两侧设置引脚12等，本发明对此不作具体限制。
34.引脚12包括接地引脚121，接地引脚121用以将芯片2内部电路的地线与外电路中的地线接通，接地引脚121可以定义为低电平或逻辑地，地线为电流回流提供一条低阻抗路径和为电路或系统提供等电位参考点或面。其他引脚12还包括功能引脚12、i/o引脚12和电源引脚12。
35.引脚12外和基岛11背面镀有锡层，以起到保护封装结构的作用，防止其受外界环境影响。
36.qfn封装结构还包括电磁屏蔽层5，电磁屏蔽层5至少覆盖塑封层3侧面，具体的，电磁屏蔽层5覆盖塑封层3侧面和顶面。引脚12包括接地引脚121，电磁屏蔽层5和引脚12之间间隔设置，从而避免电磁屏蔽层5与引脚12之间相连接而造成引脚12短路。由于在qfn封装中，引脚12通常位于封装结构的底部，暴露于塑封层3的侧面及底面用以将封装结构与外接电路形成电性连接，因此电磁屏蔽层5覆盖塑封层3侧面除去邻近引脚12部分的所有区域。电磁屏蔽层5与接地引脚121之间通过电连接件电性连接，通过接地引脚121接地，根据不同芯片2电路设计需要，可以设置为单点接地或为多点接地等。
37.电磁电磁屏蔽层5为铜、或不锈钢，或钛溅射夹层金属薄膜材料、或含银/铜的高密度金属填料的导电树脂等导电复合材料等，或是上述材料中至少两种的组合，只要能够实现反射和吸收电磁波的功能即可。
38.基岛11侧边设置有向上凸伸的凸台111，凸台111上表面高于电磁屏蔽层5下表面。由于电磁屏蔽层5和引脚12之间间隔一定距离，当芯片2有部分位于此处时，则电磁屏蔽层5无法实现对芯片2侧面的全覆盖，因此通过在基岛11上所设置的凸台111来填充弥补电磁屏蔽层5所未能遮蔽的区域，从而利用电磁屏蔽层5和基岛11实现形成对芯片2所有面的电磁屏蔽防护。另外，凸台111还能够防止银胶溢出基岛11。
39.优选的，在本实施方式中，基岛11上表面高于引脚12上表面，引脚12与电磁屏蔽层5之间间隔距离范围为200～400μm，从而以确保电磁屏蔽层5和引脚12之间不会因为制造误差等因素而出现短接的情况，优选的，基岛11上表面高于引脚12上表面200μm，凸台111上表面高于基岛11上表面200μm。
40.具体的，在本实施方式中，接地引脚121和电磁屏蔽层5之间设置有导电涂层6，电磁屏蔽层5和接地引脚121之间通过导电涂层6电性连接，导电涂层6为导电锡膏或者金属导电层，通过涂覆导电涂层6来实现电磁屏蔽层5和接地引脚121之间的电性连接简单易行，利于大规模生产。在本发明的其他实施方式中，也可通过在电磁屏蔽层5和接地引脚121之间设置金属镀层的方式实现两者的电性连接。
41.如图3所示，本发明还提供一种qfn封装结构制造方法，包括步骤：
42.s1：如图4所示，提供一封装框架1和芯片2，封装框架1包括基岛11和至少分布于基岛11一侧的引脚12，基岛11侧边设置有向上凸伸的凸台111，将芯片2置于基岛11上，并将芯片2与引脚12电性连接。
43.具体的，将芯片2通过银胶4粘贴固定于基岛11上，并通过引金属引线将芯片2与引脚12电性连接。
44.s2：如图5所示，塑封封装框架1和芯片2，形成包覆封装框架1和芯片2的塑封层3。
45.进一步的，在本发明一些实施方式中，还可于引脚12及基岛11背面镀覆锡层。
46.s3：如图6所示，切割部分塑封层3，并至少在引脚12上方保留部分塑封层3不切割，形成切割槽7。
47.优选的，切割塑封层3至引脚12上方200～400μm处。并且，凸台111高度大于引脚12上方保留的塑封层3的高度。
48.s4：如图7所示，于塑封层3表面形成电磁屏蔽层5。
49.电磁屏蔽层5为铜、或不锈钢，或钛溅射夹层金属薄膜材料、或含银/铜的高密度金属填料的导电树脂等导电复合材料，或是上述材料中至少两种的组合。
50.具体的，于塑封层3表面和切割槽7内通过溅镀的方法形成电磁屏蔽层5，并且，两层电磁屏蔽层5的厚度之和小于切割槽7的宽度，以避免切割槽7内沉积过多电磁屏蔽层5。
51.由于切割槽7与引脚12之间间隔一定距离，因此在塑封层3表面所沉积的电磁屏蔽层5与引脚12之间绝缘。
52.s5：如图8所示，于切割槽7位置，沿封装框架1背面进行切割，获得单颗qfn封装结构。
53.s6：如图9所示，于电磁屏蔽层5与接地引脚121之间设置电连接件。
54.具体的，于所述电磁屏蔽层5和所述接地引脚121之间涂覆导电锡膏或者金属导电层形成导电涂层6。在其他实施方式中，也可通过镀覆金属导电层或者设置导电连接件等方法实现电磁屏蔽层5和接地引脚121之间的电性连接。
55.综上所述，本发明在qfn封装结构外侧设置与引脚之间间隔一定距离的电磁屏蔽层，并配合边沿设置有凸台的基岛，在保证了电磁屏蔽层与引脚之间绝缘的同时，实现对芯片所有面的电磁屏蔽防护。
56.应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
57.上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。