半导体器件的制备方法及半导体器件与流程

1.本技术涉及半导体器件技术领域，具体涉及一种半导体器件的制备方法及半导体器件。


背景技术：

2.随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory，dram)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。
3.一般来说，具备凹入式栅极结构的dram是由数目庞大的存储单元(memory ce11)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line，wl)及位线(bit line，bl)的电压信号。如图1和2所示，现有的dram半导体器件包括基板101、有源图案1011、隔离图案102、沟槽栅结构103(括栅极绝缘层1031、栅极1032和第二层间绝缘层1033)、第一层间绝缘层104、接触孔105、位线插塞(包括晶种层1061和半导体层1062)和位线结构(包括阻挡层1071和金属层1072)。位线结构通过位线插塞与基板上的栅结构和有源图案电连接，位线插塞设置在基板表面的接触孔内，位线插塞中半导体层采用一步法制备而成，由于沉积工艺的限制，导致在半导体层1062上形成较大空洞1063，在半导体层1062平坦化之后，空洞1063甚至可能位于半导体层1062的表面，引起表面能的变化，如图3和4所示，在沉积上阻挡层1071和金属层1072后，金属层1072中的金属离子会穿过阻挡层1071进入空洞1063内，金属离子的扩散，引起金属离子的陷落，导致挡层1071和金属层1072的图案化过程中，会影响形成的位线结构bl的表面形貌，最终影响这个器件的电学性能。


技术实现要素：

4.针对上述问题，本技术提供了一种半导体器件的制备方法及半导体器件，解决了现有技术中位线插塞中形成的空洞尺寸大且空洞位置较接近于位线结构从而影响位线结构的表面形貌的技术问题。
5.第一方面，本技术提供一种半导体器件的制备方法，包括：
6.步骤s110：提供半导体基板，并在所述基板上表面形成延伸至所述基板内部的接触孔；
7.步骤s120：将所述基板放置于反应腔室内，并将所述反应腔室加热至第一预设温度，形成覆盖所述接触孔内壁和所述基板上表面的硅晶种层；
8.步骤s130：将所述反应腔室加热至第二预设温度，形成覆盖所述硅晶种层远离所述基板的表面的第一磷掺杂硅层；
9.步骤s140：将所述反应腔室加热至第三预设温度，形成覆盖所述第一磷掺杂硅层远离所述硅晶种层的表面的第二磷掺杂硅层；其中，所述第二磷掺杂硅层的磷掺杂量不同
于所述第一磷掺杂硅层的磷掺杂量，所述硅晶种层、所述第一磷掺杂硅层和所述第二磷掺杂硅层的总厚度大于或等于所述接触孔的深度。
10.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述第二磷掺杂硅层的磷掺杂量小于所述第一磷掺杂硅层的磷掺杂量。
11.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述第一磷掺杂硅层的厚度小于所述第二磷掺杂硅层的厚度。
12.根据本技术的实施例，可选地，上述半导体器件的制备方法中，步骤s130，包括以下步骤：
13.步骤s132：将所述反应腔室加热至第二预设温度，向所述反应腔室内通入第一反应气体至所述反应腔室内的压强为第一预设压强，并保持第一预设时长，以形成覆盖所述硅晶种层远离所述基板的表面的第一磷掺杂硅层；
14.步骤s134：向所述反应腔室内通入第二反应气体至所述反应腔室内的压强为第二预设压强，并保持第二预设时长，以加厚所述第一磷掺杂硅层；其中，所述第二预设压强不同于所述第一预设压强。
15.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述第二预设压强大于所述第一预设压强。
16.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述第二预设时长大于所述第一预设时长。
17.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述第一反应气体和所述第二反应气体均包括硅烷和磷烷。
18.根据本技术的实施例，可选地，上述半导体器件的制备方法中，步骤s140中所述反应腔室内的压强小于所述第一预设压强和所述第二预设压强的平均值。
19.根据本技术的实施例，可选地，上述半导体器件的制备方法中，步骤s130还包括以下步骤：
20.步骤s136：重复执行步骤s132至s134至少5次，直至覆盖所述硅晶种层远离所述基板的表面的所述第一磷掺杂硅层的厚度达预设厚度。
21.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述第一预设温度低于所述第二预设温度，所述第二预设温度低于所述第三预设温度。
22.根据本技术的实施例，可选地，上述半导体器件的制备方法中，还包括：
23.步骤s150：将所述反应腔室加热至第四预设温度，形成覆盖所述第二磷掺杂硅层远离第一磷掺杂硅层的表面的非掺杂的硅接触层。
24.根据本技术的实施例，可选地，上述半导体器件的制备方法中，步骤s150之后，所述方法还包括：
25.步骤s160：对所述硅晶种层、所述第一磷掺杂硅层、所述第二磷掺杂硅层和所述硅接触层的叠层进行平坦化处理；
26.步骤s170：在平坦化之后的所述硅晶种层、所述第一磷掺杂硅层、所述第二磷掺杂硅层和所述硅接触层的叠层上方形成位线叠层；
27.步骤s180：对平坦化之后的所述硅晶种层、所述第一磷掺杂硅层、所述第二磷掺杂硅层和所述硅接触层的叠层，以及所述位线叠层进行图案化处理，以分别得到位线接触插
塞和位线结构；其中，所述位线结构通过所述位线接触插塞与所述基板实现电连接。
28.根据本技术的实施例，可选地，上述半导体器件的制备方法中，所述位线叠层包括在所述硅接触层上方依次叠层设置的阻挡层和金属层。
29.根据本技术的实施例，可选地，上述半导体器件的制备方法中，步骤s110中，在所述基板上表面形成延伸至所述基板内部的接触孔的步骤之前，所述方法还包括：
30.在所述基板上表面内形成沿第一方向的若干间隔设置的有源图案；其中，每个所述有源图案之间通过隔离图案隔离；
31.在所述基板上表面内形成沿第二方向的若干间隔设置的沟槽栅结构；其中，每个所述沟槽栅结构与至少一个所述有源图案相交。
32.第二方面，本技术提供一种半导体器件，包括：
33.半导体基板；
34.设置于所述基板表面内并延伸至所述基板内部的接触孔；
35.至少覆盖部分所述接触孔内壁和部分所述基板上表面的硅晶种层；
36.覆盖所述硅晶种层远离所述基板的表面的第一磷掺杂硅层；
37.覆盖所述第一磷掺杂硅层远离所述硅晶种层的表面的第二磷掺杂硅层；
38.其中，所述第二磷掺杂硅层的磷掺杂量不同于所述第一磷掺杂硅层的磷掺杂量；所述硅晶种层、所述第一磷掺杂硅层和所述第二磷掺杂硅层的总厚度大于或等于所述接触孔的深度；在所述接触孔位置处，所述第一磷掺杂硅层和所述第二磷掺杂硅层的界面处形成有至少一个空洞。
39.根据本技术的实施例，可选地，上述半导体器件中，所述第二磷掺杂硅层的磷掺杂量小于所述第一磷掺杂硅层的磷掺杂量。
40.根据本技术的实施例，可选地，上述半导体器件中，所述空洞的底部延伸至所述第一磷掺杂硅层内；
41.所述空洞的顶部延伸至所述第二磷掺杂硅层内。
42.根据本技术的实施例，可选地，上述半导体器件中，所述第一磷掺杂硅层靠近所述硅晶种层的表面与所述硅晶种层远离所述基板的表面相接触；
43.所述第二磷掺杂硅层靠近所述第一磷掺杂硅层的表面与所述第一磷掺杂硅层远离所述硅晶种层的表面相接触。
44.根据本技术的实施例，可选地，上述半导体器件中，所述第一磷掺杂硅层在所述接触孔位置处呈凹状。
45.根据本技术的实施例，可选地，上述半导体器件中，所述第一磷掺杂硅层与所述基板的上表面之间通过所述硅晶种层隔离。
46.与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
47.本技术提供一种半导体器件的制备方法及半导体器件，该制备方法包括将所述基板放置于反应腔室内，并将所述反应腔室加热至第一预设温度，形成覆盖所述接触孔内壁和所述基板上表面的硅晶种层；将所述反应腔室加热至第二预设温度，形成覆盖所述硅晶种层远离所述基板的表面的第一磷掺杂硅层；将所述反应腔室加热至第三预设温度，形成覆盖所述第一磷掺杂硅层远离所述硅晶种层的表面的第二磷掺杂硅层；其中，所述第二磷
掺杂硅层的磷掺杂量不同于所述第一磷掺杂硅层的磷掺杂量，所述硅晶种层、所述第一磷掺杂硅层和所述第二磷掺杂硅层的总厚度大于或等于所述接触孔的深度。位线插塞的半导体层采用分层沉积的方式形成掺杂量呈一定分布的磷掺杂硅层，来填充基板上的接触孔，半导体层的应力变化和尺寸收缩得到控制，半导体层的平坦度大大提升，这样形成的空洞尺寸较小，且沿靠近基板的方向移动，即使在半导体层平坦化减薄之后，空洞也不会对上面的膜层产生影响。
附图说明
48.附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本技术，但并不构成对本技术的限制。在附图中：
49.图1是一种半导体器件的正面俯视示意图；
50.图2是图1分别沿切线a
‑
a’和切线b
‑
b’的剖面结构示意图；
51.图3是图1所示的半导体器件的制备方法的相关步骤形成的中间结构的正面俯视示意图；
52.图4是图3分别沿切线a
‑
a’和切线b
‑
b’的剖面结构示意图；
53.图5是本技术一示例性实施例示出的一种半导体器件的制备方法流程示意图；
54.图6是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第一中间结构的正面俯视示意图；
55.图7是图6分别沿切线c
‑
c’和切线d
‑
d’的剖面结构示意图；
56.图8是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第二中间结构的正面俯视示意图；
57.图9是图8分别沿切线c
‑
c’和切线d
‑
d’的剖面结构示意图；
58.图10是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第三中间结构的剖面结构示意图；
59.图11是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第四中间结构的剖面结构示意图；
60.图12是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第五中间结构的剖面结构示意图；
61.图13是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第六中间结构的剖面结构示意图；
62.图14是本技术一示例性实施例示出的一种半导体器件的制备方法相关步骤形成的第七中间结构的正面俯视示意图；
63.图15是图14分别沿切线c
‑
c’和切线d
‑
d’的剖面结构示意图；
64.图16是本技术一示例性实施例示出的一种半导体器件的正面俯视示意图；
65.图17是图16分别沿切线c
‑
c’和切线d
‑
d’的剖面结构示意图；
66.图18是本技术一示例性实施例示出的一种半导体器件中第一磷掺杂硅层的制备方法流程示意图；
67.图19是本技术一示例性实施例示出的一种半导体器件中第一磷掺杂硅层的制备方法中反应腔室的压强变化示意图；
68.在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制；
69.附图标记为：
70.101
‑
基板；1011
‑
有源图案；102
‑
隔离图案；103
‑
沟槽栅结构；1031
‑
栅极绝缘层；1032
‑
栅极；1033
‑
第二层间绝缘层；104
‑
第一层间绝缘层；105
‑
接触孔；1061
‑
晶种层；1062
‑
半导体层；1063
‑
空洞；1071
‑
阻挡层；1072
‑
金属层；
71.201
‑
基板；2011
‑
有源图案；202
‑
隔离图案；203
‑
沟槽栅结构；2031
‑
栅极绝缘层；2032
‑
栅极；2033
‑
第二层间绝缘层；204
‑
第一层间绝缘层；205
‑
接触孔；2061
‑
硅晶种层；2062
‑
第一磷掺杂硅层；2063
‑
空洞；2064
‑
第二磷掺杂硅层；2065
‑
硅接触层；2071
‑
阻挡层；2072
‑
金属层。
具体实施方式
72.以下将结合附图及实施例来详细说明本技术的实施方式，借此对本技术如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本技术实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本技术的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
73.应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
74.应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
75.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
76.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述本技术的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意
性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
77.为了彻底理解本技术，将在下列的描述中提出详细的结构以及步骤，以便阐释本技术提出的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
78.实施例一
79.本实施例提供一种半导体器件的制备方法。图5是本技术实施例示出的一种半导体器件的制备方法流程示意图。图6
‑
图17是本技术实施例示出的一种半导体器件的制备方法的相关步骤形成的正面俯视示意图和剖面结构示意图。下面，参照图5和图6
‑
图17来描述本技术实施例提出的半导体器件的制备方法一个示例性方法的详细步骤。
80.如图5所示，本实施例的半导体器件的制备方法，包括如下步骤：
81.步骤s110：提供半导体基板201，并在基板201上表面形成延伸至基板内部的接触孔205。
82.如图6和7所示，步骤s110中，在基板201上表面形成延伸至基板201内部的接触孔205的步骤之前，方法还包括：
83.(a)在基板201上表面内形成沿第一方向的若干间隔设置的有源图案2011；其中，每个有源图案2011之间通过隔离图案202隔离；
84.(b)在基板201上表面内形成沿第二方向的若干间隔设置的沟槽栅结构203；其中，每个沟槽栅结构203与至少一个有源图案2011相交；
85.(c)形成覆盖基板上表面的第一层间绝缘层204。
86.其中，若干有源图案2011间隔设置于衬底201上，每个有源图案2011彼此平行且均沿第一方向设置，有源图案2011通过离子注入形成掺杂区(图中未示出)形成，有源图案2011的上表面与衬底201的上表面相平齐。相邻两行的有源图案2011交错设置，相邻两列的有源图案2011交错设置。
87.每个有源图案2011之间通过隔离图案202隔离开，隔离图案202用于限定有源图案2011的形状。
88.若干沟槽栅结构203间隔设置于衬底201上，每个沟槽栅结构203彼此平行且均沿第二方向(如图6所示的横向)设置，每个沟槽栅结构203与至少一个有源图案2011相交，示例性的，如图6所示，每个沟槽栅结构203与对应两行的有源图案2011的相交。沟槽栅结构203包括沟槽、设置于沟槽侧壁和底部的栅极绝缘层2031，以及分别填充于沟槽下部和上部的栅极2032和第二层间绝缘层2033。栅极2032的厚度小于沟槽的深度，但栅极2032的顶部高于有源图案2011内掺杂区的底部(图中未示出)。第二层间绝缘层2033由例如硅氮化物层和/或硅氮氧化物层形成。
89.第一层间绝缘层204位于衬底201上方且覆盖有源图案2011和沟槽栅结构203，第一层间绝缘层204的材料包括硅氧化物层、硅氮化物层或硅氮氧化物层中的至少一种。
90.接触孔205贯穿第一层间绝缘层204并延伸至有源图案2011、隔离图案202和沟槽栅结构203内部。
91.步骤s120：如图8和9所示，将基板201放置于反应腔室内，并将反应腔室加热至第一预设温度，形成覆盖接触孔205内壁和基板201上表面的硅晶种层2061。
92.硅晶种层2061具有一定的结晶特性和晶格排列方向，可以控制在其上面形成的硅
层的结晶特性和晶格排列方向。
93.步骤s120中采用的硅源反应气体可以为二氯二氢硅(dcs)和乙硅烷(si2h6)。
94.具体的，可以先通二氯二氢硅(dcs)，一定时间之后，停止通入二氯二氢硅(dcs)，再通入乙硅烷(si2h6)，一定时间之后停止，再重复一次上述过程(一共进行两次循环)，即可得到晶种层。
95.二氯二氢硅(dcs)和乙硅烷(si2h6)的气体流量均为400sccm，反应腔室的预设压强为0.827torr。
96.第一预设温度可以为380℃。
97.形成的硅晶种层2061的厚度为原子层数量级。硅晶种层2061的厚度可以为0～5a。
98.步骤s130：如图10所示，将反应腔室加热至第二预设温度，形成覆盖硅晶种层2061远离基板201的表面的第一磷掺杂硅层2062。
99.步骤s130中采用的反应气体可以为甲硅烷(sih4)和磷烷(ph3)。
100.甲硅烷(sih4)和磷烷(ph3)的气体流量可以分别为600sccm和168sccm，反应腔室的平均压强为1.127torr。
101.第一预设温度低于第二预设温度。
102.第二预设温度可以为470℃。
103.第一磷掺杂硅层2062的厚度为180a至260a。
104.步骤s140：如图11所示，将反应腔室加热至第三预设温度，形成覆盖第一磷掺杂硅层2062远离硅晶种层2061的表面的第二磷掺杂硅层2064；其中，第二磷掺杂硅层2064的磷掺杂量不同于第一磷掺杂硅层2062的磷掺杂量，硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064的总厚度大于或等于接触孔205的深度。
105.步骤s140中采用的反应气体可以为甲硅烷(sih4)和磷烷(ph3)。
106.甲硅烷(sih4)和磷烷(ph3)的气体流量可以分别为2000sccm和58sccm，可以制备出磷掺杂量比第一磷掺杂硅层2062小的第二磷掺杂硅层2064。
107.在一些情况下，还可以通过调整甲硅烷(sih4)和磷烷(ph3)的气体流量，可以制备出磷掺杂量比第一磷掺杂硅层2062大的第二磷掺杂硅层2064。
108.步骤s140中反应腔室的平均压强小于步骤s130中反应腔室的平均压强。步骤s140中反应腔室的平均压强可以为0.676torr。
109.第二预设温度低于第三预设温度。
110.第三预设温度可以为530℃。
111.第一磷掺杂硅层2062的厚度小于第二磷掺杂硅层2064的厚度。
112.第二磷掺杂硅层2064的厚度为360a。
113.硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064的总厚度大于或等于接触孔205的深度，硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064共同形成了位线插塞的半导体层，位线插塞的半导体层采用分层沉积的方式形成掺杂量呈一定分布的磷掺杂硅层，来填充基板201上的接触孔205，半导体层的应力变化和尺寸收缩得到控制，半导体层的平坦度大大提升，这样形成的空洞2063的尺寸较小，且沿靠近基板201的方向移动，即使在后续平坦化减薄之后，也不会对上面的膜层产生影响。
114.步骤s150：如图12所示，将反应腔室加热至第四预设温度，形成覆盖第二磷掺杂硅
层2064远离所述第一磷掺杂硅层2062的表面的非掺杂的硅接触层2065。
115.步骤s150中采用的反应气体可以为甲硅烷(sih4)。
116.甲硅烷(sih4)的气体流量可以为2000sccm，可以制备出非掺杂的硅接触才层。
117.反应腔室的平均压强为0.676torr。
118.第四预设温度等于第三预设温度。
119.第四预设温度可以为530℃。
120.硅接触层2065的厚度可以大于第一磷掺杂硅层2062和第二磷掺杂硅层2064的厚度。
121.硅接触层2065的形成，可以对其下方的第一磷掺杂硅层2062和第二磷掺杂硅层2064进行保护，且由于接触孔205内已经被硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064填充，所以硅接触层2065的收缩很小，基本不会形成另外的空洞2063，所以不会对后续形成的位线叠层造成影响。
122.步骤s160：如图13所示，对平坦化之后的硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和硅接触层2065的叠层进行平坦化处理。
123.该平坦化步骤中，主要是对最上方的硅接触层2065进行平坦化。
124.步骤s170：如图14和15所示，在平坦化之后的硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和硅接触层2065的叠层上方形成位线叠层。
125.位线叠层包括在硅接触层2065上方依次叠层设置的阻挡层2071和金属层2072。
126.阻挡层2071的材料包括氮化钛(tin)，金属层2072的材料包括钨(w)。
127.本技术实施例中，位线叠层下方的半导体层中的空洞2063位置靠下，位线叠层与其下方的半导体层中形成的空洞2063距离较远，金属层2072中的金属离子不会渗透至该空洞2063内，不会对阻挡层2071和金属层2072造成影响。
128.步骤s180：对平坦化之后的硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和硅接触层2065的叠层，以及位线叠层进行图案化处理，以分别得到位线接触插塞(图中未标注)和位线结构(图中未标注)；其中，位线结构通过位线接触插塞与基板201实现电连接。
129.位线接触插塞由硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和硅接触层2065构成。
130.位线结构由位线叠层形成。
131.本技术实施例中，位线叠层下方的半导体层中的空洞2063位置靠下，位线叠层与其下方的半导体层中形成的空洞2063距离较远，金属层2072中的金属离子不会渗透至该空洞2063内，不会在刻蚀过程中对位线结构的形貌造成影响。
132.最终得到的半导体器件的结构，如图16和17所示。
133.本实施例提供一种半导体器件的制备方法，该制备方法包括将基板201放置于反应腔室内，并将反应腔室加热至第一预设温度，形成覆盖接触孔205内壁和基板201上表面的硅晶种层2061；将反应腔室加热至第二预设温度，在硅晶种层2061上方形成第一磷掺杂硅层2062；将反应腔室加热至第三预设温度，在第一磷掺杂硅层2062上方形成第二磷掺杂硅层2064；其中，第二磷掺杂硅层2064的磷掺杂量不同于第一磷掺杂硅层2062的磷掺杂量，硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064的总厚度大于或等于接触孔
205的深度。位线插塞的半导体层采用分层沉积的方式形成掺杂量呈一定分布的磷掺杂硅层，来填充基板上的接触孔，半导体层的应力变化和尺寸收缩得到控制，半导体层的平坦度大大提升，这样形成的空洞尺寸较小，且沿靠近基板的方向移动，即使在半导体层平坦化减薄之后，空洞也不会对上面的膜层产生影响。
134.实施例二
135.在实施例一的基础上，本实施例提供一种半导体器件中第一磷掺杂硅层2062的制备方法。图18是本技术实施例示出的一种半导体器件中第一磷掺杂硅层2062的制备方法流程示意图。
136.如图18所示，本实施例的半导体器件中第一磷掺杂硅层2062的制备方法，包括如下步骤：
137.步骤s132：将反应腔室加热至第二预设温度，向反应腔室内通入第一反应气体至反应腔室内的压强为第一预设压强，并保持第一预设时长，以在硅晶种层2061上方形成第一磷掺杂硅层2062。
138.第一反应气体可以为甲硅烷(sih4)和磷烷(ph3)。
139.甲硅烷(sih4)和磷烷(ph3)的气体流量可以分别为600sccm和168sccm。
140.在一些情况下，第一预设压强较小，具体可以为0.25torr。
141.第二预设温度可以为470℃。
142.第一预设时长可以为15s。
143.步骤s134：向反应腔室内通入第二反应气体至反应腔室内的压强为第二预设压强，并保持第二预设时长，以加厚第一磷掺杂硅层2062；其中，第二预设压强不同于第一预设压强。
144.第二反应气体与第一反应气体相同，可以同样为甲硅烷(sih4)和磷烷(ph3)。
145.甲硅烷(sih4)和磷烷(ph3)的气体流量可以分别为600sccm和168sccm。
146.在一些情况下，第二预设压强大于第一预设压强，第二预设压强较大，具体可以为2.007torr。对应的，第二预设时长大于第一预设时长。第二预设时长可以为1min。
147.在一些情况下，第二预设压强可以小于第一预设压强。
148.步骤s136：重复执行步骤s132至s134至少5次，直至在硅晶种层2061上方形成的第一磷掺杂硅层2062的厚度达预设厚度。
149.在一些情况下，步骤s132至s134重复(循环)次数可以为75次(cycle)。
150.循环过程中，反应腔室内压强的变化如图19所示。
151.步骤s130中，反应腔室的气体压强的平均值为第一预设压强和第二预设压强的平均值。
152.步骤s140中反应腔室内的压强小于第一预设压强和第二预设压强的平均值。
153.每次结束，第一磷掺杂硅层2062的厚度增加一定数值。
154.本技术实施例中，对第一磷掺杂硅层2062进一步细化，采用低压至高压循环沉积的方式形成，进一步减小半导体层中形成的空洞2063尺寸，进一步拉低空洞2063的高度，使得位线叠层与其下方的半导体层中形成的空洞2063距离进一步拉远，进一步阻止金属层2072中的金属离子渗透至空洞2063内，进一步保证空洞2063不会在刻蚀过程中对位线结构的形貌造成影响。
155.本实施例提供一种半导体器件中第一磷掺杂硅层2062的制备方法，包括将反应腔室加热至第二预设温度，向反应腔室内通入第一反应气体至反应腔室内的压强为第一预设压强，并保持第一预设时长，以在硅晶种层2061上方形成第一磷掺杂硅层2062；向反应腔室内通入第二反应气体至反应腔室内的压强为第二预设压强，并保持第二预设时长，以加厚第一磷掺杂硅层2062；其中，第二预设压强不同于第一预设压强；重复上述步骤，直至在硅晶种层2061上方形成的第一磷掺杂硅层2062的厚度达预设厚度。对第一磷掺杂硅层2062进一步细化，采用低压至高压循环沉积的方式形成，进一步减小半导体层中形成的空洞2063尺寸，进一步拉低空洞2063的高度，使得位线叠层与其下方的半导体层中形成的空洞2063距离进一步拉远，进一步阻止金属层2072中的金属离子渗透至空洞2063内，进一步保证空洞2063不会在刻蚀过程中对位线结构的形貌造成影响。
156.实施例三
157.如图16和17所示，本实施例提供一种半导体器件，包括：半导体基板201、接触孔205、硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和位线结构。
158.接触孔205设置于所述基板表面内并延伸至所述基板内部。
159.在一些情况下，基板201上表面内还设置有有源图案2011、隔离图案202和沟槽栅结构203。
160.若干间隔设置的有源图案2011沿第一方向设置于基板201表面内；其中，每个有源图案2011之间通过隔离图案202隔离。
161.若干间隔设置的沟槽栅结构203沿第二方向的设置于基板201表面内；其中，每个沟槽栅结构203与至少一个有源图案2011相交。
162.在一些情况下，基板201上表面还覆盖有第一层间绝缘层204。
163.其中，若干有源图案2011间隔设置于衬底201上，每个有源图案2011彼此平行且均沿第一方向设置，有源图案2011通过离子注入形成掺杂区(图中未示出)形成，有源图案2011的上表面与衬底201的上表面相平齐。相邻两行的有源图案2011交错设置，相邻两列的有源图案2011交错设置。
164.每个有源图案2011之间通过隔离图案202隔离开，隔离图案202用于限定有源图案2011的形状。
165.若干沟槽栅结构203间隔设置于衬底201上，每个沟槽栅结构203彼此平行且均沿第二方向(如图16所示的横向)设置，每个沟槽栅结构203与至少一个有源图案2011相交，示例性的，如图16所示，每个沟槽栅结构203与对应两行的有源图案2011的相交。沟槽栅结构203包括沟槽、设置于沟槽侧壁和底部的栅极绝缘层2031，以及分别填充于沟槽下部和上部的栅极2032和第二层间绝缘层2033。栅极2032的厚度小于沟槽的深度，但栅极2032的顶部高于有源图案2011内掺杂区的底部(图中未示出)。第二层间绝缘层2033由例如硅氮化物层和/或硅氮氧化物层形成。
166.第一层间绝缘层204位于衬底201上方且覆盖有源图案2011和沟槽栅结构203，第一层间绝缘层204的材料包括硅氧化物层、硅氮化物层或硅氮氧化物层中的至少一种。
167.接触孔205贯穿第一层间绝缘层204并延伸至有源图案2011、隔离图案202和沟槽栅结构203内部。
168.硅晶种层2061至少覆盖部分接触孔205内壁和部分基板201上表面的。硅晶种层
2061的厚度为原子层数量级。硅晶种层2061的厚度可以为0～5a。
169.第一磷掺杂硅层2062覆盖硅晶种层2061远离基板201的表面。第一磷掺杂硅层2062的厚度为180a至260a。
170.由于接触孔205的存在，使得硅晶种层2061在接触孔205位置处呈凹状，第一磷掺杂硅层2062在接触孔205位置处呈凹状。
171.第二磷掺杂硅层2064覆盖第一磷掺杂硅层2062远离硅晶种层2061的表面的。第二磷掺杂硅层2064靠近第一磷掺杂硅层2062的表面与第一磷掺杂硅层2062远离硅晶种层2061的表面相接触。
172.其中，第二磷掺杂硅层2064的磷掺杂量不同于第一磷掺杂硅层2062的磷掺杂量。
173.在一些情况下，第二磷掺杂硅层2064的磷掺杂量可以小于第一磷掺杂硅层2062的磷掺杂量。
174.在一些情况下，第二磷掺杂硅层2064的磷掺杂量可以大于第一磷掺杂硅层2062的磷掺杂量。
175.硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064的总厚度大于或等于接触孔205的深度。
176.在接触孔205位置处，第一磷掺杂硅层2062和第二磷掺杂硅层2064的界面处形成有至少一个空洞2063。
177.空洞2063的底部延伸至第一磷掺杂硅层2062内，空洞2023的顶部延伸至第二磷掺杂硅层2064内。
178.本实施例中，空洞2063位于第一磷掺杂硅层2062和第二磷掺杂硅层2064的界面处，使得空洞2063与基板201的距离较近，在上述膜层图案化过程中，不会对上面的膜层产生影响。
179.第一磷掺杂硅层2062靠近硅晶种层2061的表面与硅晶种层2061远离基板的表面相接触。
180.第一磷掺杂硅层2062与基板的上表面之间通过硅晶种层2061和第一绝缘层204隔离，也就是说第一磷掺杂硅层2062的最顶部高于基板101的表面。
181.在一些情况下，上述半导体器件还包括覆盖第二磷掺杂硅层2064远离第一磷掺杂硅层2062的表面的非掺杂的硅接触层2065。
182.对应的，硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和掺杂的硅接触层2065组成了位线插塞。
183.对应的，上述半导体器件还包括位于位线插塞上方的位线结构，位线结构包括在第二磷掺杂硅层2064上方依次叠层设置的阻挡层2071和金属层2072。
184.阻挡层2071的材料包括氮化钛(tin)，金属层2072的材料包括钨(w)。
185.位线结构通过位线插塞与基板201实现电连接，位线结构与位线插塞形状接近，位线插塞(包括硅晶种层2061、第一磷掺杂硅层2062、第二磷掺杂硅层2064和掺杂的硅接触层2065各层)在基板101上的正投影至少覆盖位线结构在基板101上的正投影。
186.若干间隔设置的位线结构沿第三方向(如图16所示的竖向)设置；其中，位线结构在基板201上的正投影与沟槽栅结构203垂直相交，即第三方向与第二方向垂直。每个位线结构与至少一个有源图案1011通过对应的接触孔105位置处的接触插塞连接，示例性的，如
图16所示，每个位线结构与对应一列的有源图案1011通过对应的接触孔105处的接触插塞连接。
187.本实施例中，位线叠层下方的半导体层中的空洞2063位于第一磷掺杂硅层2062和第二磷掺杂硅层2064的界面处，其位置靠下，位线叠层与其下方的半导体层中形成的空洞2063距离较远，金属层2072中的金属离子不会渗透至该空洞2063内，不会对阻挡层2071和金属层2072造成影响。
188.本实施例提供一种半导体器件，包括半导体基板201；设置于基板201表面内并延伸至基板201内部的接触孔205；覆盖接触孔205内壁和基板201上表面的硅晶种层2061；覆盖硅晶种层2061远离基板201的表面的第一磷掺杂硅层2062；覆盖第一磷掺杂硅层2062远离硅晶种层2061的表面的第二磷掺杂硅层2064；其中，第二磷掺杂硅层2064的磷掺杂量不同于第一磷掺杂硅层2062的磷掺杂量；硅晶种层2061、第一磷掺杂硅层2062和第二磷掺杂硅层2064的总厚度大于或等于接触孔205的深度；在接触孔205位置处，第一磷掺杂硅层2062和第二磷掺杂硅层2064的界面处形成有至少一个空洞2063。空洞2063位于第一磷掺杂硅层2062和第二磷掺杂硅层2064的界面处，使得空洞2063与基板201的距离较近，在上述膜层图案化过程中，不会对上面的膜层产生影响。
189.虽然本技术所公开的实施方式如上，但其中的内容只是为了便于理解本技术而采用的实施方式，并非用以限定本技术。任何本技术所属技术领域内的技术人员，在不脱离本技术所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本技术的保护范围，仍须以所附的权利要求书所界定的范围为准。