具有去耦合电容器的半导体裸片的制作方法

具有去耦合电容器的半导体裸片
1.本发明主张2020年9月24日申请的美国正式申请案第17/031,477号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本发明中。
技术领域
2.本公开涉及一种半导体裸片及其制造方法。尤其涉及一种具有去耦合电容器的半导体裸片及其制造方法。


背景技术：

3.在过去数十年间，半导体产业经历了快速的成长。除了在材料与工艺技术方面的精进之外，数十年来集成电路的进展还包括持续微缩的特征尺寸以及使用更高的时钟脉冲频率。伴随使用更高的时钟脉冲频率，产生了包括电源供应波动(power supply oscillation)的问题，其可能导致产生且传递于芯片中的噪声。
4.举例而言，储存在动态随机存取存储器(dynamic random access memory，dram)中的电荷可能因电源供应波动而改变，造成读取错误的问题。再者，dram的操作电压因可携式电子产品及/或通信设备的应用而降低时(例如为1.0v或更低)，上述dram的问题变得更加严重。
5.上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。


技术实现要素：

6.本公开的目的在于提出一种具有去耦合电容器的半导体裸片，以解决上述至少一个问题。
7.本公开的一方式提供一种半导体裸片，包括一存储器阵列，设置于该半导体裸片的一胞元区域内；多个第一接合垫与多个第二接合垫，设置于半导体裸片的一输入/输出区域内，其中多个所述第一接合垫耦合至一电源供应电压，且多个所述第二接合垫耦合至一参考电压；多个去耦合电容器，设置于多个所述第一接合垫与多个所述第二接合垫下方，且并联连接于多个所述第一接合垫与多个所述第二接合垫之间；以及多个接合金属，设置于多个所述第一接合垫与多个所述第二接合垫上，其中多个所述去耦合电容器交叠于多个所述第一接合垫与多个所述第二接合垫，且位于该半导体裸片的交叠于多个所述接合金属的多个部分之外。
8.本公开的另一方式提供一种半导体裸片，包括：多个介电层，堆叠于一基底上；多个去耦合电容器，形成于多个所述介电层中；多个第一接合垫与多个第二接合垫，设置于多个所述介电层上，其中多个所述第一接合垫耦合至一电源供应电压，多个所述第二接合垫耦合至一参考电压，多个所述去耦合电容器的一群组位于多个所述第一接合垫中的一个的下方，多个所述去耦合电容器的该群组的多个第一端点电性连接于多个所述第一接合垫中
的该一个，多个所述去耦合电容器的该群组的多个第二端点被连接至多个所述第二接合垫中的一个；以及多个接合金属，设置于多个所述第一接合垫与多个所述第二接合垫上，其中多个所述去耦合电容器交叠于多个所述第一接合垫与多个所述第二接合垫，且侧向环绕多个所述介电层的交叠于多个所述接合金属的多个部分。
9.本公开的又一方式提供一种半导体裸片，包括：多个第一接合垫与多个第二接合垫，其中多个所述第一接合垫耦合至一电源供应电压，且多个所述第二接合垫耦合至一参考电压；多个接合金属，设置于多个所述第一接合垫与多个所述第二接合垫的多个中央区域上；以及多个去耦合电容器，设置于多个所述第一接合垫与多个所述第二接合垫下方，且交叠于多个所述第一接合垫与多个所述第二接合垫的多个周边区域，其中多个所述去耦合电容器彼此并联连接，多个所述去耦合电容器的多个第一端点电性连接至多个所述第一接合垫，且多个所述去耦合电容器的多个第二端点电性连接至多个所述第二接合垫。
10.上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。
附图说明
11.参阅实施方式与权利要求合并考虑附图时，可得以更全面了解本发明的公开内容，附图中相同的元件符号指相同的元件。
12.图1a例示本公开一些实施例的半导体裸片的平面示意图。
13.图1b为图1a的区域x的放大示意图。
14.图1c例示本公开一些实施例的电源供应去耦合方案的电路图。
15.图1d例示本公开一些实施例的去耦合电容器的剖视示意图。
16.图1e为图1d所示的去耦合电容器的俯视示意图。
17.图2a例示本公开一些实施例的接合垫、上覆的接合金属、下伏的去耦合电容器以及绕线的平面示意图。
18.图2b为沿着图2a的a-a’线的剖视示意图。
19.图3a例示本公开一些实施例的另一接合垫、上覆的接合金属、下伏的去耦合电容器以及绕线的平面示意图。
20.图3b为沿着图3a的b-b’线的剖视示意图。
21.图4例示本公开一些实施例的制造图2b所示的半导体裸片的方法的流程图。
22.图5a至图5k例示图4所示的制造流程中各阶段的结构的剖视示意图。
23.附图标记如下：
24.10:半导体裸片
25.10a:胞元区域
26.10b:i/o区域
27.100:基底
28.102:绕线
29.104:绝缘结构
30.106:介电层
31.106’:部分
32.106a:介电层
33.106b:介电层
34.106c:介电层
35.108:绕线单元
36.110:聚合物图案
37.112:导电插塞
38.bm:接合金属
39.bp:接合垫
40.bp1:接合垫
41.bp2:接合垫
42.c:去耦合电容器
43.cm:导体材料
44.dl:电容介电层
45.dl’:介电材料层
46.e1:第一电极
47.e2:第二电极
48.el:电极层
49.ma:存储器阵列
50.pp:柱状部分
51.rl:绕线
52.rp:凹槽部分
53.s11:步骤
54.s13:步骤
55.s15:步骤
56.s17:步骤
57.s19:步骤
58.s21:步骤
59.s23:步骤
60.s25:步骤
61.s27:步骤
62.s29:步骤
63.s31:步骤
64.s33:步骤
65.tr:沟槽
[0066]vdd
:电源供应电压
[0067]vss
:参考电压
[0068]
x:区域
具体实施方式
[0069]
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
[0070]“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
[0071]
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
[0072]
图1a例示本公开一些实施例的半导体裸片10的平面示意图。图1b为图1a的区域x的放大示意图。
[0073]
请参照图1a，半导体裸片10可为存储器裸片。在一些实施例中，半导体裸片10为动态随机存取存储器(dynamic random access memory，dram)裸片。举例而言，dram裸片可为第一代、第二代、第三代、或第四代双倍数据传输率(double date rate)dram裸片(或称为ddr1、ddr2、ddr3或ddr4 dram裸片)。此外，上述双倍数据传输率dram裸片可被设计为在低电源供应下操作，且可称为低电源双倍数据传输率(low power double date rate，lpddr)dram裸片，例如是第四代低电源双倍数据传输率dram裸片(lpddr4)。lpddr dram裸片可优选地应用于可携式电子产品。再者，在此些实施例中，半导体裸片10可在从2133hz至4266hz的时钟脉冲频率下操作。
[0074]
在一些实施例中，半导体裸片10包括两个胞元区域10a。此些胞元区域10a可相互间隔开。在半导体裸片10为dram裸片的实施例中，各胞元区域10a内形成有dram阵列。dram阵列包括多个记忆胞元，分别包括存取晶体管与连接于存取晶体管的储存电容(均未示出)。此外，dram阵列还包括多条字元线与多条位元线。各存取晶体管的栅极端点分别连接至一字元线。各存取晶体管的源极端点与漏极端点分别连接至一位元线与一储存电容。另外，各储存电容的另一端点耦合至参考电压(例如是地电压)。
[0075]
请参照图1a，半导体裸片10还包括延伸于两胞元区域10a之间的输入/输出(input/output，i/o)区域10b。i/o电路(未示出)及接合垫bp形成于i/o区域10b内。i/o电路与接合垫bp耦合至胞元区域10a，以使胞元区域10a连接于外部电路(例如是处理器)。接合垫bp暴露于半导体裸片10的表面，且经配置以接合于另一半导体裸片或封装组件。另一方面，i/o电路设置于半导体裸片10内，且连接于胞元区域10a与接合垫bp。在一些实施例中，i/o区域10b为横越半导体裸片10的中央区域的长形区域。在此些实施例中，在i/o区域10b内的接合垫bp可称为中央接垫。如图1b所示，接合垫bp彼此分离地沿着直线排列。多个接合垫bp经配置以传输不同信号。举例而言，一些接合垫bp经配置以传输用于程序化胞元区域
10a内的记忆胞元的指令或从此些记忆胞元读取数据的指令。此外，另一些接合垫bp(标示为接合垫bp1)耦合至电源供应电压(例如是将参照图1c所描述的电源供应电压v
dd
)，而又一些接合垫bp(标示为接合垫bp2)耦合至参考电压(例如是将参照图1c所描述的参考电压v
ss
)。作为实例，超过30对接合垫bp1、接合垫bp2设置于i/o区域10b内。
[0076]
在一些实施例中，在胞元区域10a内的存储器阵列经配置以在高时钟脉冲频率下操作。在此些实施例中，快速切换的电源供应可能会产生在切换频率下的噪声，且此噪声可能导致电源供应波动(power supply oscillation)。电源供应波动可能意外地造成储存在储存电容内的电荷的变化，因此可能导致错误读取。防止此问题的方法可包括将电源供应电压与噪声解耦合。
[0077]
图1c例示本公开一些实施例的电源供应去耦合方案的电路图。
[0078]
请参照图1c，在一些实施例中，去耦合电容器c配置于电源与存储器阵列ma(亦即参照图1a所描述的一胞元区域10a内的存储器阵列)之间，以从供应至存储器阵列ma的电源移除噪声。电源供应可为直流电源供应，且可表示为电源供应电压v
dd
与参考电压v
ss
(例如是地电压)之间的电压差。电源供应电压v
dd
可耦合至如参照图1b所描述的接合垫bp1，而参考电压v
ss
可耦合至如参照图1b所描述的接合垫bp2。去耦合电容器c可并联连接于电源与存储器阵列ma。若随供应电源至存储器阵列ma而产生噪声，噪声的电荷可储存于去耦合电容器c且释放至地电压端。如此一来，可以有效地降低电源供应的扰动(或称波动)。需注意的是，尽管只有在图1c示出单一去耦合电容器c，实际上多于两个去耦合电容器c可能设置于电源与存储器阵列ma之间，且此些去耦合电容器c并联连接于电源供应电压v
dd
与参考电压v
ss
之间。
[0079]
图1d例示本公开一些实施例的去耦合电容器c的剖视示意图。图1e为图1d所示的去耦合电容器c的俯视示意图。
[0080]
请参照图1d，去耦合电容器c为双端点元件，且包括第一电极e1、第二电极e2以及延伸于第一电极e1与第二电极e2之间的电容介电层dl。第一电极e1为去耦合电容器c的双端点中的一端点，而第二电极e2则为去耦合电容器c的另一端点。第一电极e1与第二电极e2可耦合至如参照图1c所说明的电源供应电压v
dd
与参考电压v
ss
。换言之，第一电极e1与第二电极e2电性连接于如参照图1b所说明的接合垫bp1、bp2。在一些实施例中，第一电极e1具有柱状部分pp以及站在柱状部分pp上的凹槽部分rp。凹槽部分rp的占据面积可能大于柱状部分pp的占据面积，以使柱状部分pp可完整地交叠于凹槽部分rp。此外，凹槽部分rp定义出凹陷，且电容介电层dl与第二电极e2设置于此凹陷内。在一些实施例中，电容介电层dl共形地覆盖第一电极e1的凹槽部分rp的内表面。再者，第二电极e2覆盖电容介电层dl的内表面，且填满该凹陷。第一电极e1与电二电极e2由相同或不同的导体材料构成，而电容介电层dl由介电材料构成。举例而言，导体材料可包括多晶硅、钛、钨与铝，而介电材料可包括氧化硅、氧化铝及氧化锆。
[0081]
请参照图1d与图1e，在一些实施例中，第一电极e1的最顶面、电容介电层dl的最顶面与第二电极e2的最顶面彼此实质上共面，且共同定义出去耦合电容器c的顶面。如图1e所示，第二电极e2被电容介电层dl侧向环绕，且电容介电层dl被第一电极e1侧向环绕。尽管去耦合电容器c被示出为具有圆形俯视图案，所属领域中技术人员可更改去耦合电容器c的形状，本公开并不以此为限。
[0082]
图2a例示本公开一些实施例的接合垫、上覆的接合金属、下伏的去耦合电容器以及绕线的平面示意图。图2b为沿着图2a的a-a’线的剖视示意图。
[0083]
请参照图2a，一些去耦合电容器c设置于一接合垫bp1(亦即耦合至电源供应电压v
dd
的接合垫bp)的下方。此些去耦合电容器c的第二电极e2电性连接至接合垫bp1，而此些去耦合电容器c的第一电极e1可被绕线于至少一接合垫bp2(未示出于图2a)。在一些实施例中，此些去耦合电容器c的第二电极e2经由绕线rl而彼此电性连接，且绕线rl电性连接于接合垫bp1。在一些实施例中，接合垫bp1通过打线接合工艺而电性连接于另一封装组件(未示出)。在此些实施例中，接合金属bm(例如是金球)形成于接合垫bp1上，且打线(未示出)可自接合金属bm延伸至另一封装组件。此外，在接合垫bp1下方的去耦合电容器c可位于并未交叠于接合金属bm的区域内。在一些实施例中，此些去耦合电容器c交叠于接合垫bp1的周边区域，而接合金属bm交叠于接合垫bp1的中央区域。此外，绕线rl可形成为环状，且交叠于接合垫bp1的周边区域。在形成接合金属bm的过程中，可能对接合垫bp1施加压力。假如去耦合电容器c设置在交叠于接合金属bm的区域内，上述压力可能造成去耦合电容器c的损坏，而造成去耦合电容器c在测试过程中被判定为不合格。或者，在测试过程中可能并未识别出此损坏，而此损坏可能造成半导体裸片的可靠度下降。因此，在本公开实施例中通过将去耦合电容器c设置在未交叠于接合金属bm的区域内，可有效避免在接合金属bm的形成过程中所产生的压力对去耦合电容器c造成损坏。
[0084]
请参照图2b，半导体裸片10包括基底100以及形成于基底100上的去耦合电容器c、接合垫bp1以及接合金属bm。基底100可为半导体基底或半导体上覆绝缘体(semiconductor-on-insulator，soi)基底。在一些实施例中，半导体裸片10还包括埋设于基底100中的绕线102。绕线102电性连接于去耦合电容器c的第一电极e1，且第一电极e1被绕线102连接至耦合于参考电压v
ss
的一或多个接合垫bp2(如参照图1b与图1c所描述)。需注意的是，以简洁起见，绕线102并未示出于图2a中。在一些实施例中，绕线102形成于基底100的表面的凹陷的底部区域中。此外，绝缘结构104形成于绕线102上，且填满该凹陷。此外，第一电极e1的柱状部分pp可穿过绝缘结构104，以建立与绕线102的电性连接。在一些实施例中，同时形成绕线102(在参照图1a所描述的i/o区域10b内延伸)以及同样参照图1a所描述的在胞元区域10a内的存储器阵列的字元线。作为替代地，可在不同的工艺步骤中形成绕线102与字元线。绕线102由导体材料构成，例如是cu、ti、tin、ta、tan、w、其类似者或其组合。另一方面，绝缘结构104由绝缘材料构成，例如是氧化硅、氮化硅、氮氧化硅或其组合。
[0085]
在一些实施例中，半导体裸片100还包括多层堆叠的介电层106。去耦合电容器c位于介电层106堆叠中，而接合垫bp1与接合金属bm设置于介电层106的堆叠上。举例而言，去耦合电容器c可形成于底层的介电层106中(例如是最下方两层的介电层106中)，且可延伸穿过绝缘结构104而至绕线102。去耦合电容器c的第一电极e1的柱状部分pp可穿过一介电层106(例如是最底层介电层106)，且第一电极e1的凹槽部分rp、电容介电层dl以及第二电极e2形成于位在第一电极e1的柱状部分pp上方的另一介电层106中。如参照图2a所说明，去耦合电容器c并未交叠于其中形成有接合金属bm的区域，以避免在形成接合金属bm的过程中对去耦合电容器c所造成的损坏。如图2b所示，介电层106的一部分106’交叠于接合金属bm，且介电层106的此部分106’被去耦合电容器c侧向环绕。在一些实施例中，介电层106包括一或多个介电材料，例如是氧化硅、氮化硅、氮氧化硅、其类似者或其组合。
[0086]
在一些实施例中，半导体裸片10还包括绕线单元108。绕线单元108形成于介电层106的堆叠中，且经配置以将去耦合电容器c连接至接合垫bp(包括示出于图2b中的接合垫bp1)，且传送信号至胞元区域10a内的存储器阵列(如参照图1a所描述)或从存储器阵列将信号传送回。如图2b所示，绕线单元108的一部分形成在去耦合电容器c上方，且经配置以将去耦合电容器c的第二电极e2连接至接合垫bp1。绕线单元108包括导电迹线以及导电通孔。各导电迹线延伸于一介电层106上，而各导电通孔穿过一或多层介电层106且电性连接于至少一导电迹线。参照图2a所描述的绕线rl可为绕线单元108的导电迹线中的一个。在一些实施例中，类似于去耦合电容器c，绕线rl交叠于接合垫bp1的周边区域，而接合金属bm交叠于接合垫bp1的中央区域。作为替代地，绕线rl可至少部分地交叠于接合金属bm。绕线单元108可由一或多个导体材料构成，例如是cu、ti、tin、ta、tan、w、al、其类似者或其组合。
[0087]
在一些实施例中，更在介电层106的堆叠上方形成聚合物图案110。在此些实施例中，聚合物图案110可覆盖接合垫bp1，且具有其中设置有接合金属bm的开口。换言之，接合金属bm的位置可定义于聚合物图案110的开口中。聚合物图案110由聚合物材料构成，例如是聚酰亚胺。
[0088]
图3a例示本公开一些实施例的接合垫bp、上覆的接合金属bm、下伏的去耦合电容器c以及绕线的平面示意图。图3b为沿着图3a的b-b’线的剖视示意图。示出于图3a与图3b的半导体裸片10的部分类似于半导体裸片10的参照图2a与图2b所描述的部分，故仅描述不同之处，相同或相似处则不再赘述。
[0089]
请参照图3a与图3b，一些去耦合电容器c设置于一接合垫bp2(亦即偶和至参考电压v
ss
的接合垫bp)下方。此些去耦合电容器c的第一电极e1电性连接于上覆的接合垫bp2，而此些去耦合电容器c的第二电极e2可连接于至少一接合垫bp1(未示出于图3a与图3b中)。在一些实施例中，第一电极e1通过埋设于基底100中的绕线102而彼此电性连接，且绕线102经由绕线单元108的一些部分而电性连接至上覆的接合垫bp2。在此些实施例中，绕线单元108还包括导电插塞112，用于提供延伸于去耦合电容器c上方的绕线单元108的此部分至基底100中的绕线102的纵向导电路径。举例而言，导电插塞112可穿过底层的介电层106以及绝缘结构104，且位于去耦合电容器c的一侧。另外，相似于参照图2a所描述的绕线rl，图3a所示的绕线102亦可形成为环形，且交叠于接合垫bp2的周边区域。
[0090]
在一些实施例中，接合垫bp1/接合垫bp2的占据面积约为3600μm2，且去耦合电容器的占据面积约为120nm2。在此些实施例中，数万个去耦合电容器c设置于各接合垫bp1/接合垫bp2下方。假如各去耦合电容器c的电容为约15ff，则各接合垫bp1/接合垫bp2下方的所有去耦合电容器c的等效电容可为约100pf至约450pf。然而，所属领域中技术人员可依据设计需求调整接合垫bp与去耦合电容器c的尺寸，本公开并不限于此。
[0091]
如上该，根据本公开一些实施例的半导体裸片10包括用于减少供应至存储器阵列的电源的扰动的去耦合电容器c。去耦合电容器c设置于耦接至电源供应电压v
dd
与参考电压v
ss
的接合垫bp(亦即接合垫bp1、bp2)下方。此外，设置于接合垫bp1、bp2下方的去耦合电容器c交叠于接合垫bp1、bp2的周边区域，而形成于接合垫bp1、bp2上且用于接合工艺的接合金属bm交叠于接合垫bp1、bp2的中央区域。如此一来，可避免去耦合电容器c遭受在形成接合金属bm期间施加于接合垫bp1、bp2上的压力所造成的损坏。因此，去耦合电容器c的稳定电源的能力可较不受接合工艺影响。所以，半导体裸片10的良率及可靠度得以改良。
[0092]
图4例示本公开一些实施例的制造图2b所示的半导体裸片10的方法的流程图。图5a至图5k为示出在图4所示的制造流程中各阶段的结构的剖视示意图。
[0093]
请参照图4与图5a，进行步骤s11，以在基底100的表面形成沟槽tr。图5a所示的虚线表示出基底100的经移除以形成沟槽tr的部分。在一些实施例中，形成沟槽tr的法包括光刻工艺以及蚀刻工艺。该蚀刻工艺例如是各向异性蚀刻工艺。
[0094]
请参照图4与图5b，进行步骤s13，以在沟槽tr的底部形成绕线102。绕线102的顶面低于沟槽tr的最顶端(亦即基底100的表面)。在一些实施例中，形成绕线102的方法包括将导体材料填入沟槽tr中。此导体材料可填满沟槽tr，且可或可不延伸至基底100的表面上。随后，移除此导体材料的上部，以使此导体材料留下来的部分成为绕线102。举例而言，移除导体材料的上部的方法可包括蚀刻工艺(例如是各向同性蚀刻工艺)，或可包括研磨工艺(例如是化学机械研磨(chemical mechanical polishing，cmp)工艺)与该蚀刻工艺。
[0095]
请参照图4与图5c，进行步骤s15，以在绕线102上形成绝缘结构104。绝缘结构104可填满沟槽tr，且绝缘结构104的顶面可实质上共面于基底100的表面。作为替代地，绝缘结构104的顶面可些微低于基底100的顶面。在一些实施例中，形成绝缘结构104的方法包括通过沉积工艺(例如是化学气相沉积(chemical vapor deposition，cvd)工艺)将绝缘材料填入沟槽tr的上部。此绝缘材料可填满沟槽tr，且可或可不进一步延伸到基底100的表面上。随后，可通过平坦化工艺移除此绝缘材料的位于基底100的表面上方的部分，而此绝缘材料的保留部分成为绝缘结构104。举例而言，平坦化工艺可包括研磨工艺(例如是cmp工艺)、蚀刻工艺(例如是各向同性蚀刻工艺)或其组合。
[0096]
请参照图4与图5d，进行步骤s17，以形成一介电层106(此后称为介电层106a)以及去耦合电容器c的第一电极e1的柱状部分pp。第一电极e1的柱状部分pp可延伸穿过介电层106a与绝缘结构104，以建立与绕线102的电性连接。在一些实施例中，通过沉积工艺(例如是cvd)形成介电层106。之后，可通过光刻工艺和蚀刻工艺(例如是各向异性蚀刻工艺)形成穿过介电层106a的穿孔。接着，通过沉积工艺(例如是物理气相沉积(physical vapor deposition，pvd)工艺)、镀覆工艺或其组合而将导体材料填入于穿孔中。此外，更可进行平坦化工艺(例如是研磨工艺、蚀刻工艺或其组合)以移除此导体材料的位于介电层106a的顶面上方的部分。此导体材料的保留部分成为第一电极e1的柱状部分pp。
[0097]
请参照图4与图5e，进行步骤s19，以在目前结构上形成另一介电层106(此后称为介电层106b)与电极层el。介电层106b具有交叠于第一电极e1的柱状部分pp的开口。介电层106b的各开口的占据面积可大于第一电极e1的各柱状部分pp的占据面积。电极层el可共形地覆盖介电层106b、介电层106a与第一电极e1的柱状部分pp的暴露表面。据此，电极层el对应于介电层106b的开口而凹陷。在一些实施例中，形成介电层106b的方法包括沉积工艺，例如是cvd工艺。此外，形成电极层el的方法可包括沉积工艺(例如是cvd工艺或pvd工艺)、镀覆工艺或其组合。
[0098]
请参照图4与图5f，进行步骤s21，以形成介电材料层dl’。介电材料层dl’共形地覆盖电极层el。据此，介电材料层dl’可对应于电极层el的凹陷而凹陷。在一些实施例中，形成介电材料层dl’的方法包括沉积工艺，例如是cvd工艺。
[0099]
请参照图4与图5g，进行步骤s23，在介电材料层dl’上形成导体材料cm。导体材料cm可填满介电材料层dl’的凹陷，且可覆盖介电材料层dl’的最顶面。在一些实施例中，形成
导体材料cm的方法包括沉积工艺(例如是cvd工艺或pvd工艺)、镀覆工艺或其组合。
[0100]
请参照图4与图5h，进行步骤s25，以移除电极层el、介电材料层dl’与导体材料cm的位于介电材料层106b的顶面上方的部分。如此一来，电极层el、介电材料层dl’与导体材料cm的位于介电层106b的开口内的部分保留下来。电极层el的保留部分成为第一电极e1的凹槽部分rp。介电材料层dl’的保留部分成为电容介电层dl。导体材料cm的保留部分形成第二电极e2。至此，已根据一些实施例形成去耦合电容器c。在一些实施例中，图案化电极层el、介电材料层dl’以及导体材料cm的方法包括平坦化工艺。举例而言，平坦化工艺可包括研磨工艺、蚀刻工艺或其组合。
[0101]
请参照图4与图5i，进行步骤s27，以形成更多介电层106(此后称为介电层106c)与绕线单元108。在一些实施例中，形成介电层106c与绕线单元108的方法包括进行多次金属镶嵌工艺(damascene process)。各金属镶嵌工艺可包括沉积一或多层介电层106c；在介电层106c中形成通孔及/或沟槽；以导体材料填满通孔及/或沟槽；以及移除导体材料的位于介电层106c上方的部分。
[0102]
请参照图4与图5j，进行步骤s29，以在介电层106的堆叠上形成接合垫bp1。接合垫bp1电性连接于位在介电层106的堆叠中的最上方绕线单元108。在一些实施例中，形成接合垫bp1的方法包括通过沉积工艺、镀覆工艺或其组合而在介电层106上方全面地形成导体层，且接着通过光刻工艺与蚀刻工艺图案化导体层而形成接合垫bp1。在替代实施例中，可通过金属镶嵌工艺形成接合垫bp1，且会有另一介电层(未示出)侧向环绕接合垫bp1。
[0103]
请参照图4与图5k，进行步骤s31，以在目前结构上形成聚合物图案110。聚合物图案110具有交叠于接合垫bp1的一部分的开口。在一些实施例中，聚合物图案110由光敏材料构成。在此些实施例中，形成聚合物图案110的方法包括全面地形成聚合物层，且使用光刻工艺图案化此聚合物层。聚合物层的保留部分形成聚合物图案110。在替代实施例中，聚合物图案110并非由光敏材料构成。在此些替代实施例中，通过光刻工艺与蚀刻工艺图案化全面形成的聚合物层，以形成聚合物图案110。
[0104]
请参照图4与图2b，进行步骤s33，以在接合垫bp1的暴露表面上形成接合金属bm。在为打线接合工艺而设置接合金属bm的实施例中，接合金属bm可为金属球，且可通过放电结球(electronic flame-off，efo)技术而熔融由接合装置(称为毛细管(capillary))乘载的金属线(例如是金线)的末端。随后，将此熔融部分接触接合垫bp1，以形成接合金属bm。接着，可将该接合装置抬起且移动以形成打线(未示出)。
[0105]
至此，已形成半导体裸片10的如图2b所示的一部分。根据一些实施例，可通过类似于参照图4与图5a至图5k所描述的方法形成半导体裸片10的如图3b所示的另一部分，惟更在介电层106的堆叠中形成导电插塞112。在一些实施例中，在形成去耦合电容器c(如参照图5h所描述)之后且在形成介电层106c与绕线单元108(如参照图5i所描述)之前，形成导电插塞112。在此些实施例中，可通过光刻工艺与蚀刻工艺(例如是各向异性蚀刻工艺)而在介电层106a、106b中形成穿孔，且通过沉积工艺(例如是pvd工艺)、镀覆工艺或其组合而将导体材料填入穿孔中。随后，通过平坦化工艺(例如是研磨工艺、蚀刻工艺或其组合)移除导体材料的位于介电层106b上方的部分，以使导体材料的保留部分形成导电插塞112。
[0106]
综上该，根据本公开一些实施例的半导体裸片包括存储器阵列，且包括并联连接于存储器阵列且用于减少供应至存储器阵列的电源的扰动的去耦合电容器。去耦合电容器
设置于耦接至电源供应电压的接合垫以及耦接至参考电压的接合垫的下方。此外，设置于接合垫下方的去耦合电容器交叠于接合垫的周边区域。另一方面，而形成于接合垫上的接合金属交叠于接合垫的中央区域。如此一来，可避免去耦合电容器遭受在形成接合金属期间可能施加于接合垫上的压力所造成的损坏。因此，去耦合电容器的稳定电源的能力可较不受接合工艺影响。所以，半导体裸片的良率及可靠度得以改良。
[0107]
本公开的一方式提供一种半导体裸片，包括：一存储器阵列，设置于该半导体裸片的一胞元区域内；多个第一接合垫与多个第二接合垫，设置于半导体裸片的一输入/输出区域内，其中多个第一接合垫耦合至一电源供应电压，且多个第二接合垫耦合至一参考电压；多个去耦合电容器，设置于多个第一接合垫与多个第二接合垫下方，且并联连接于多个第一接合垫与多个第二接合垫之间；以及多个接合金属，设置于多个第一接合垫与多个第二接合垫上，其中多个去耦合电容器交叠于多个第一接合垫与多个第二接合垫，且位于该半导体裸片的交叠于多个接合金属的多个部分之外。
[0108]
本公开的另一方式提供一种半导体裸片，包括：多个介电层，堆叠于一基底上；多个去耦合电容器，形成于多个介电层中；多个第一接合垫与多个第二接合垫，设置于多个介电层上，其中多个第一接合垫耦合至一电源供应电压，多个第二接合垫耦合至一参考电压，多个去耦合电容器的一群组位于多个第一接合垫中的一个的下方，多个去耦合电容器的该群组的多个第一端点电性连接于多个第一接合垫中的该一个，多个去耦合电容器的该群组的多个第二端点被连接至多个第二接合垫中的一个；以及多个接合金属，设置于多个第一接合垫与多个第二接合垫上，其中多个去耦合电容器交叠于多个第一接合垫与多个第二接合垫，且侧向环绕多个介电层的交叠于多个接合金属的多个部分。
[0109]
本公开的又一方式提供一种半导体裸片，包括：多个第一接合垫与多个第二接合垫，其中多个第一接合垫耦合至一电源供应电压，且多个第二接合垫耦合至一参考电压；多个接合金属，设置于多个第一接合垫与多个第二接合垫的多个中央区域上；以及多个去耦合电容器，设置于多个第一接合垫与多个第二接合垫下方，且交叠于多个第一接合垫与多个第二接合垫的多个周边区域，其中多个去耦合电容器彼此并联连接，多个去耦合电容器的多个第一端点电性连接至多个第一接合垫，且多个去耦合电容器的多个第二端点电性连接至多个第二接合垫。
[0110]
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
[0111]
再者，本发明的范围并不受限于说明书中该工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本发明该对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。