半导体装置的制作方法

半导体装置
1.本技术要求于2020年11月12日在韩国知识产权局(kipo)提交的第10-2020-0150749号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
2.公开的实施例涉及一种半导体装置。具体地，公开的实施例涉及一种包括外围电路的半导体装置。


背景技术：

3.半导体装置可以具有其中外围电路形成在基底上并且包括堆叠的存储器单元的单元堆叠结构形成在外围电路之上的外围上单元(cop)结构。构成外围电路的晶体管可以形成在基底上以具有目标电特性。


技术实现要素：

4.实施例提供一种具有构造外围电路的晶体管的半导体装置。
5.实施例提供一种用于制造具有构造外围电路的晶体管的半导体装置的方法。
6.根据实施例，提供了一种半导体装置。半导体装置包括：基底，包括第一有源区、第二有源区以及填充位于第一有源区与第二有源区之间的沟槽的隔离区；第一栅极绝缘层图案，设置在基底上；第一栅电极结构，设置在第一栅极绝缘层图案上；第二栅极绝缘层图案，设置在基底上；以及第二栅电极结构，设置在第二栅极绝缘层图案上。第一栅电极结构沿第一方向延伸并与第一有源区交叉。第一栅电极结构包括顺序地堆叠的第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构沿第一方向延伸并与第二有源区交叉。第二栅电极结构包括顺序地堆叠的第三多晶硅图案、第四多晶硅图案和第二金属图案。隔离层图案的上表面高于第一多晶硅图案和第三多晶硅图案中的每个的上表面。第一多晶硅图案和第三多晶硅图案中的每个的侧壁接触隔离层图案的侧壁。
7.根据实施例，提供了一种半导体装置。半导体装置包括：基底，包括第一区域和第二区域；隔离层图案，填充在第一区域与第二区域之间的至少边界区域中的沟槽；第一栅极绝缘层图案，设置在基底的第一区域上；第二栅极绝缘层图案，设置在基底的第二区域上；第一栅电极结构，设置在第一栅极绝缘层图案上；以及第二栅电极结构，设置在第二栅极绝缘层图案上。基底的第一区域的上表面低于基底的第二区域的上表面。第一栅极绝缘层图案具有第一厚度。第二栅极绝缘层图案具有小于第一厚度的第二厚度。第一栅电极结构包括顺序地堆叠的第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构包括顺序地堆叠的第三多晶硅图案、第四多晶硅图案和第二金属图案。隔离层图案的上表面设置成高于第一多晶硅图案和第三多晶硅图案中的每个的上表面。第二多晶硅图案和第一金属图案设置在第一多晶硅图案的上表面上以及隔离层图案的上侧壁上和上表面上。第四多晶硅图案和第二金属图案设置在第三多晶硅图案的上表面上以及隔离层图案的上侧壁上和上表面上。
8.根据实施例，提供了一种半导体装置。半导体装置包括：基底，包括有源区和在有源区之间的沟槽处的隔离区，其中，隔离层图案填充沟槽；第一栅极绝缘层图案，设置在基底的第一区域上；第一栅电极结构，设置在第一栅极绝缘层图案上；第二栅极绝缘层图案，设置在基底的第二区域上；第二栅电极结构，设置在第二栅极绝缘层图案上。第一栅电极结构沿第一方向延伸并与有源区中的至少一个有源区交叉。第一栅电极结构包括顺序地堆叠的第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构沿第一方向延伸并与有源区中的至少一个有源区交叉。第二栅电极结构包括顺序地堆叠的第三多晶硅图案、第四多晶硅图案和第二金属图案。第一多晶硅图案和第三多晶硅图案中的每个被隔离层图案切割。第二多晶硅图案和第一金属图案的在第一方向上的端部设置在隔离层图案的上表面上。第四多晶硅图案和第二金属图案的在第一方向上的端部设置在隔离层图案的上表面上。
9.根据实施例，提供了一种制造半导体装置的方法。所述方法包括以下步骤：在基底的第一区域上形成具有第一厚度的第一栅极绝缘层；在基底的第二区域上形成将具有小于第一厚度的第二厚度的第二栅极绝缘层；在第一栅极绝缘层和第二栅极绝缘层上形成第一多晶硅层、停止层和蚀刻掩模；使用蚀刻掩模蚀刻停止层、第一多晶硅层、第一栅极绝缘层和第二栅极绝缘层以及基底的上部以形成沟槽；形成填充沟槽的隔离层图案，其中，隔离层图案的上表面高于第一多晶硅层的上表面；选择性地去除停止层以暴露第一多晶硅层的上表面；在第一多晶硅层的上表面和隔离层图案的上表面上共形地形成第二多晶硅层和金属层；以及使金属层、第二多晶硅层和第一多晶硅层图案化以在第一栅极绝缘层上形成第一栅电极结构并且在第二栅极绝缘层上形成第二栅电极结构。第一栅电极结构沿第一方向延伸。第一栅电极结构包括第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构沿第一方向延伸。第二栅电极结构包括第三多晶硅图案、第四多晶硅图案和第二金属图案。
10.在根据实施例的半导体装置中，隔离层图案的上表面高于第一多晶硅图案的上表面和第三多晶硅图案的上表面。第一多晶硅图案和第三多晶硅图案是薄的，因此减小了由于第一栅电极和第二栅电极引起的寄生电容。
附图说明
11.图1和图2是根据实施例的半导体装置的平面图和剖视图。
12.图3、图4a和图4b分别是根据实施例的半导体装置的平面图和剖视图。
13.图5至图16是示出根据实施例的制造半导体装置的方法的剖视图。
14.图17至图19是示出根据实施例的制造半导体装置的方法的剖视图。
15.图20是根据实施例的垂直存储器装置的剖视图。
16.图21是根据实施例的包括半导体装置的电子系统的示意图。
17.图22是根据实施例的包括半导体装置的电子系统的示意性透视图。
18.图23和图24是示意性地示出根据实施例的半导体封装件的剖视图。
19.图25是根据实施例的半导体封装件的示意性剖视图。
具体实施方式
20.在下文中，基本垂直于基底的上表面的方向被定义为竖直方向，并且在基本平行于基底的上表面的水平方向上彼此交叉的两个方向分别被定义为第一方向和第二方向。在实施例中，第一方向和第二方向可以彼此垂直。
21.在此，当一个值被描述为约等于另一个值时，例如“宽度可以为约0.1mm至约1mm”，应当理解的是，这些值在测量误差内彼此相等，或者如果这些值可测量地不相等，则这些值在数值上足够接近以便如本领域普通技术人员将理解的那样在功能上彼此相等。
22.图1和图2是根据实施例的半导体装置的平面图和剖视图。
23.具体地，图2包括沿着图1的线a-a'、线b-b'和线c-c'截取的剖视图。为了避免使附图复杂化，在图2中未示出诸如间隔件的一些元件。
24.参照图1和图2，在实施例中，半导体装置包括形成在基底100上的第一晶体管和第二晶体管。
25.在一些实施例中，第一晶体管和第二晶体管被包括在用于操作存储器单元的外围电路中。第一晶体管是具有第一操作电压的高压晶体管，并且第二晶体管是具有比第一操作电压低的第二操作电压的低压晶体管。
26.在一些实施例中，基底100包括其中形成有第一晶体管的第一区域r1和其中形成有第二晶体管的第二区域r2。也就是说，第一区域r1是高电压区域，并且第二区域r2是低电压区域。
27.基底100包括单晶硅。在一些实施例中，基底100可以是绝缘体上硅(soi)基底或绝缘体上锗(goi)基底。
28.在一些实施例中，基底100的第一区域r1的上表面比基底100的第二区域r2的上表面低。在基底100中的第一区域r1和第二区域r2之间的边界处形成台阶差。
29.在一些实施例中，第一栅极绝缘层图案102a形成在基底100的第一区域r1上。第一栅极绝缘层图案102a包括氧化硅。第一栅极绝缘层图案102a具有第一厚度t1。
30.在一些实施例中，第二栅极绝缘层图案104a形成在基底100的第二区域r2上。第二栅极绝缘层图案104a包括氧化硅。第二栅极绝缘层图案104a具有小于第一厚度t1的第二厚度t2。
31.在一些实施例中，在第一栅极绝缘层图案102a的上表面与第二栅极绝缘层图案104a的上表面之间基本不存在台阶差。例如，第一栅极绝缘层图案102a的上表面与第二栅极绝缘层图案104a的上表面基本彼此共面。
32.在一些实施例中，第一栅极绝缘层图案102a是第一晶体管的栅极氧化物层图案。第二栅极绝缘层图案104a是第二晶体管的栅极氧化物层图案。
33.在一些实施例中，第一栅电极结构140a形成在第一栅极绝缘层图案102a上。第一栅电极结构140a包括顺序地堆叠的第一多晶硅图案106b、第二多晶硅图案130a、第一阻挡金属图案132a和第一金属图案134a。第二硬掩模图案136a形成在第一栅电极结构140a上。包括第一栅电极结构140a和第二硬掩模图案136a的第一结构沿第一方向d1延伸。
34.在一些实施例中，与第一结构基本相同的堆叠结构形成在第二栅极绝缘层图案104b上。也就是说，第二栅电极结构140b形成在第二栅极绝缘层图案104b上。第二栅电极结构140b包括顺序地堆叠的第三多晶硅图案106c、第四多晶硅图案130b、第二阻挡金属图案
132b和第二金属图案134b。第二硬掩模图案136a形成在第二栅电极结构140b上。包括第二栅电极结构140b和第二硬掩模图案136a的第二结构沿第一方向d1延伸。
35.在一些实施例中，基底100被划分成有源区101a和101b以及场区。隔离沟槽120形成在基底100的场区中。隔离层图案122a填充隔离沟槽120，并且隔离层图案122a的上表面从基底100的上表面突出。
36.在一些实施例中，隔离沟槽120具有侧壁斜面，使得隔离沟槽120的内部宽度从顶部到底部逐渐减小。在实施例中，其中未形成隔离层图案122a的有源区101a和101b分别具有岛形状，并且有源区101a和101b沿第二方向纵向地布置。第一有源区101a设置在基底100的第一区域r1中，并且第二有源区101b设置在基底100的第二区域r2中。
37.在一些实施例中，第一结构与第一有源区101a交叉，并且第一结构的在第一方向上的端部延伸到场区中。第二结构与第二有源区101b交叉，并且第二结构的在第一方向上的端部延伸到场区中。
38.在一些实施例中，第一多晶硅图案106b具有小于第一栅电极结构140a的竖直厚度的40％的竖直厚度。第三多晶硅图案106c具有小于第二栅电极结构140b的竖直厚度的40％的竖直厚度。
39.在一些实施例中，第一多晶硅图案106b的竖直厚度在第一栅电极结构140a的竖直厚度的约10％至约40％的范围内。第三多晶硅图案106c的竖直厚度在第二栅电极结构140b的竖直厚度的约10％至约40％的范围内。例如，第一多晶硅图案106b的竖直厚度在第一栅电极结构140a的竖直厚度的约15％至约25％的范围内，并且第三多晶硅图案106c的竖直厚度在第二栅电极结构140b的竖直厚度的约15％至约25％的范围内。
40.在一些实施例中，第一多晶硅图案106b和第三多晶硅图案106c中的每个具有约至约的竖直厚度。例如，第一多晶硅图案106b和第三多晶硅图案106c中的每个具有约至约的竖直厚度。
41.在一些实施例中，第一栅电极结构140a中的第一多晶硅图案106b的侧壁可以接触隔离层图案122a的侧壁。第一多晶硅图案106b的侧壁在第一栅电极结构140a的在第一方向上的端部处接触隔离层图案122a的侧壁。第一多晶硅图案106b不形成在隔离层图案122a的上表面上。第一多晶硅图案106b的上表面和下表面基本是平坦的，并且第一多晶硅图案106b的上表面低于隔离层图案122a的上表面。第二多晶硅图案130a形成在第一多晶硅图案106b的上表面上以及与第一多晶硅图案106b相邻的隔离层图案122a的上侧壁处和上表面上。第二多晶硅图案130a的在第一方向上的端部设置在隔离层图案122a的上表面上。此外，第一阻挡金属图案132a和第一金属图案134a形成在第二多晶硅图案130a上。第一阻挡金属图案132a和第一金属图案134a的在第一方向上的端部设置在隔离层图案122a的上表面上。
42.在一些实施例中，第一多晶硅图案106b和第二多晶硅图案130a设置在基底100的第一有源区101a上。另外，只有第二多晶硅图案130a设置在场区上。由于第一多晶硅图案106b和第二多晶硅图案130a包括相同的材料，所以第一多晶硅图案106b和第二多晶硅图案130a可以合并成一个多晶硅结构。在这种情况下，在第一有源区101a上的多晶硅结构在竖直方向上具有第三厚度。在场区上的多晶硅结构在竖直方向上具有小于第三厚度的第四厚度。
43.在一些实施例中，如上所述，第一栅电极结构140a的在第一方向上的端部设置在隔离层图案122a的上表面上。第二多晶硅图案130a、第一阻挡金属图案132a和第一金属图案134a在第一栅电极结构140a的在第一方向上的端部的侧壁处被暴露。
44.在一些实施例中，第二栅电极结构140b具有与第一栅电极结构140a的堆叠结构基本相同的堆叠结构。也就是说，第二栅电极结构140b中的第三多晶硅图案106c的侧壁接触隔离层图案122a的侧壁。第三多晶硅图案106c的侧壁在第二栅电极结构140b的在第一方向上的端部处接触隔离层图案122a的侧壁。
45.在一些实施例中，第二栅电极结构140b中的第三多晶硅图案106c不形成在隔离层图案122a的上表面上。第四多晶硅图案130b形成在第三多晶硅图案106c的上表面上以及与第三多晶硅图案106c相邻的隔离层图案122a的上侧壁处和上表面上。第四多晶硅图案130b的在第一方向上的端部设置在隔离层图案122a的上表面上。此外，第二阻挡金属图案132b和第二金属图案134b设置在第四多晶硅图案130b上。因此，第二阻挡金属图案132b和第二金属图案134b的在第一方向上的端部设置在隔离层图案122a上。
46.在一些实施例中，第三多晶硅图案106c和第四多晶硅图案130b形成在基底100的第二有源区101b上。此外，仅第四多晶硅图案130b可以设置在场区上。
47.在一些实施例中，第二栅电极结构140b的在第一方向上的端部设置在隔离层图案122a的上表面上。第四多晶硅图案130b、第二阻挡金属图案132b和第二金属图案134b在第二栅电极结构140b的在第一方向上的端部的侧壁处被暴露。
48.在一些实施例中，第一间隔件150a形成在第一结构的侧壁上。第二间隔件150b形成在第二结构的侧壁上。第一间隔件150a和第二间隔件150b包括绝缘材料。绝缘材料包括氧化硅和/或氮化硅。
49.在一些实施例中，第一杂质区156a形成在与第一栅电极结构140a的在第二方向上的两侧相邻的第一有源区101a中。第一杂质区156a用作源/漏区。第二杂质区156b形成在与第二栅电极结构140b的在第二方向上的两侧相邻的第二有源区101b处。第二杂质区156b用作源/漏区。
50.在一些实施例中，第一绝缘夹层152形成在第一栅极绝缘层图案102a、第二栅极绝缘层图案104a和隔离层图案122a上，并且覆盖第一结构和第二结构。第一绝缘夹层152包括氧化硅。
51.在一些实施例中，接触插塞154穿过第一绝缘夹层152，并且接触插塞154分别接触第一杂质区156a和第二杂质区156b。每个接触插塞154包括阻挡金属图案和金属图案。
52.在一些实施例中，随着第一栅电极结构140a与接触插塞154之间的距离以及第二栅电极结构140b与接触插塞154之间的距离减小，第一栅电极结构140a与接触插塞154之间的寄生电容以及第二栅电极结构140b与接触插塞154之间的寄生电容增大。然而，在一些实施例中，第一多晶硅图案106b的竖直厚度和第三多晶硅图案106c的竖直厚度减小，使得第一栅电极结构140a的竖直厚度和第二栅电极结构140b的竖直厚度减小。因此，第一栅电极结构140a与接触插塞154彼此面对的部分以及第二栅电极结构140b与接触插塞154彼此面对的部分的尺寸减小，使得寄生电容减小。
53.在一些实施例中，第一晶体管包括第一栅极绝缘层图案102a、第一结构和第一杂质区156a。第二晶体管包括第二栅极绝缘层图案104a、第二结构和第二杂质区156b。
54.在一些实施例中，第一栅极绝缘层图案102a的与隔离层图案相邻的部分的厚度不比第一栅极绝缘层图案102a的其它部分的厚度相对更薄或者相对更厚。在一些实施例中，第二栅极绝缘层图案104a的与隔离层图案相邻的部分的厚度不比第二栅极绝缘层图案104a的其它部分的厚度相对更薄或者相对更厚。因此，第一晶体管和第二晶体管中的每个具有目标电特性。此外，第一晶体管和第二晶体管中的每个具有低寄生电容，因此具有优异的电特性。
55.图3、图4a和图4b分别是示出根据实施例的半导体装置的平面图和剖视图。
56.具体地，图4a是沿着图3的线d-d'截取的剖视图，并且图4b是沿着图3的线e-e'截取的剖视图。
57.图3示出了参照图1和图2所示的第一晶体管和第二晶体管以阵列形式布置。
58.参照图3、图4a和图4b，在一些实施例中，半导体装置包括形成在基底100上的第一晶体管和第二晶体管。
59.在一些实施例中，第一晶体管具有与参照图1所示的第一晶体管的堆叠结构相同的堆叠结构，并且第二晶体管具有与参照图1所描述的第二晶体管的堆叠结构相同的堆叠结构。
60.具体地，在一些实施例中，第一栅极绝缘层图案102a形成在基底100的第一区域r1上。包括第一栅电极结构140a和第二硬掩模图案136a的第一结构形成在第一栅极绝缘层图案102a上。第一结构沿第一方向d1延伸。多个第一结构在第二方向d2上彼此间隔开。
61.在一些实施例中，第一区域r1中的多个第一有源区101a在第一方向d1上彼此间隔开。隔离层图案122a在第一方向d1上设置在多个第一有源区101a中的每个之间。第一结构与在第一方向上间隔开的多个第一有源区101a中的每个交叉，并且第一结构沿第一方向d1延伸。因此，第一结构在第一方向d1上设置在第一有源区101a之间的隔离层图案122a的上表面上。第一结构的第一端部设置在隔离层图案122a的上表面上。
62.在一些实施例中，第一多晶硅图案106b具有小于第一栅电极结构140a的竖直厚度的40％的竖直厚度。
63.在一些实施例中，第一栅电极结构140a中的第一多晶硅图案106b的侧壁接触隔离层图案122a的侧壁。第一多晶硅图案106b不形成在隔离层图案122a的上表面上。第一多晶硅图案106b的上表面和下表面基本是平坦的，并且第一多晶硅图案106b的上表面低于隔离层图案122a的上表面。也就是说，第一多晶硅图案106b具有被隔离层图案122a切割的形状。
64.在一些实施例中，第一栅电极结构140a中的第二多晶硅图案130a、第一阻挡金属图案132a和第一金属图案134a形成在第一多晶硅图案106b的上表面上以及隔离层图案122a的侧壁处和上表面上。也就是说，第二多晶硅图案130a、第一阻挡金属图案132a和第一金属图案134a沿第一方向d1延伸并且第二多晶硅图案130a、第一阻挡金属图案132a和第一金属图案134a不被隔离层图案122a切割。
65.在一些实施例中，第二栅极绝缘层图案104a形成在基底100的第二区域r2上。包括第二栅电极结构140b和第二硬掩模图案136a的第二结构形成在第二栅极绝缘层图案104a上。第二结构沿第一方向延伸。多个第二结构在第二方向上彼此间隔开。
66.在一些实施例中，第二栅电极结构140b的堆叠结构和布置与第一栅电极结构140a的堆叠结构和布置基本相同。第二栅电极结构140b中的第三多晶硅图案106c的侧壁接触隔
离层图案122a的侧壁。第三多晶硅图案106c具有被隔离层图案122a切割的形状。
67.在一些实施例中，第一间隔件150a形成在第一结构的侧壁上。第二间隔件150b形成在第二结构的侧壁上。
68.在一些实施例中，第一杂质区156a形成在与第一栅电极结构140a的在第二方向上的两侧相邻的第一有源区101a中。第一杂质区156a是源/漏区。第二杂质区形成在与第二栅电极结构140b的在第二方向上的两侧相邻的第二有源区101b中。第二杂质区是源/漏区。
69.在一些实施例中，第一绝缘夹层152形成在第一栅极绝缘层图案102a和第二栅极绝缘层图案104a上，并且覆盖第一结构和第二结构。接触插塞154穿过第一绝缘夹层152形成，并且接触插塞154分别接触第一杂质区156a和第二杂质区156b。
70.在一些实施例中，随着第一多晶硅图案106b的竖直厚度和第三多晶硅图案106c的竖直厚度减小，第一栅电极结构140a的竖直厚度和第二栅电极结构140b的竖直厚度减小。因此，第一栅电极结构140a与接触插塞154彼此面对的部分以及第二栅电极结构140b与接触插塞154彼此面对的部分的尺寸减小，从而可以减小寄生电容。
71.图5至图16是示出根据实施例的制造半导体装置的方法的剖视图。
72.图5至图16中的每个包括分别沿着图1的线a-a'、线b-b'和线c-c'截取的剖视图。
73.参照图5，在一些实施例中，基底100包括第一区域r1和第二区域r2。形成蚀刻掩模图案以覆盖基底100的第二区域r2。使用蚀刻掩模图案蚀刻基底100的第一区域r1。因此，基底100的第一区域r1的上表面低于基底100的第二区域r2的上表面。在基底100中的第一区域r1和第二区域r2之间的边界处出现台阶差。
74.在一些实施例中，在基底100的第一区域r1和第二区域r2上执行离子注入工艺，以形成随后形成的第一晶体管和第二晶体管的阱区。
75.在一些实施例中，在基底100的第一区域r1和第二区域r2上形成第一栅极绝缘层102。在实施例中，通过氧化基底100的表面来形成第一栅极绝缘层102。
76.在一些实施例中，第一栅极绝缘层102在从基底100的表面的竖直方向上具有第一厚度t1。
77.在一些实施例中，形成在基底100的第一区域r1上的第一栅极绝缘层102的上表面的高度(或水平)与基底100的第二区域r2的上表面的高度(或水平)相同，或者比基底100的第二区域r2的上表面的高度(或水平)略高。
78.此后，在一些实施例中，形成蚀刻掩模图案以覆盖位于基底100的第一区域r1上的第一栅极绝缘层102。使用蚀刻掩模图案蚀刻形成在基底100的第二区域r2上的第一栅极绝缘层102。因此，基底100的第二区域r2的表面被暴露。第一栅极绝缘层102保留在基底100的仅第一区域r1上。
79.参照图6，在一些实施例中，在基底100的第二区域r2上形成第二栅极绝缘层104。在实施例中，通过氧化基底100的表面来形成第二栅极绝缘层104。在这种情况下，第一栅极绝缘层102覆盖基底100的第一区域r1，使得基底100的第一区域r1不被暴露。因此，第二栅极绝缘层104仅形成在暴露的基底100的第二区域r2上。
80.在一些实施例中，第二栅极绝缘层104在从基底100的表面的竖直方向上具有第二厚度t2，并且第二厚度t2小于第一厚度t1。
81.在一些实施例中，在第一栅极绝缘层102的上表面与第二栅极绝缘层104的上表面
之间基本不存在台阶差。也就是说，第一栅极绝缘层102的上表面与第二栅极绝缘层104的上表面基本彼此共面。
82.在一些实施例中，第一栅极绝缘层102是通过后续工艺的第一晶体管的栅极氧化物层图案。第二栅极绝缘层104是通过后续工艺的第二晶体管的栅极氧化物层图案。
83.在一些实施例中，第一栅极绝缘层102和第二栅极绝缘层104均包括氧化硅。因此，第一栅极绝缘层102和第二栅极绝缘层104可以彼此合并，使得第一栅极绝缘层102与第二栅极绝缘层104之间的边界是不可区分的。
84.参照图7，在一些实施例中，在第一栅极绝缘层102和第二栅极绝缘层104上形成第一多晶硅层106。第一多晶硅层106覆盖第一栅极绝缘层102和第二栅极绝缘层104，使得第一栅极绝缘层102和第二栅极绝缘层104在后续工艺期间不被暴露。因此，通过第一多晶硅层106来保护第一栅极绝缘层102和第二栅极绝缘层104。第一多晶硅层106用作第一晶体管和第二晶体管的栅电极的部分。
85.在一些实施例中，在执行沉积工艺时第一多晶硅层106为非晶状态。然而，在沉积工艺之后执行后续工艺时第一多晶硅层106结晶。
86.在一些实施例中，后续工艺形成其中堆叠有栅电极的第一晶体管的第一栅电极结构以及其中堆叠有栅电极的第二晶体管的第二栅电极结构。第一多晶硅层106被形成为具有竖直厚度，该竖直厚度小于第一栅电极结构和第二栅电极结构中的每个的竖直厚度的约40％。在一些实施例中，第一多晶硅层106的竖直厚度为第一栅电极结构和第二栅电极结构中的每个的竖直厚度的约10％至约40％。例如，第一多晶硅层106的竖直厚度为第一栅电极结构和第二栅电极结构中的每个的竖直厚度的约15％至约25％。
87.在一些实施例中，第一多晶硅层106具有约至约的竖直厚度。当第一多晶硅层106的竖直厚度小于约时，在后续工艺中控制杂质掺杂到第一多晶硅层106中可能是挑战性的。此外，对于第一多晶硅层106而言保护第一栅极绝缘层102和第二栅极绝缘层104可能是挑战性的。当第一多晶硅层106的竖直厚度大于约时，第一栅电极结构和第二栅电极结构中的每个的总高度增大。因此，寄生电容(诸如栅电极与接触插塞之间的寄生电容或者栅电极之间的寄生电容)会增大。例如，第一多晶硅层106具有约至约的竖直厚度。如上所述，第一多晶硅层106非常薄。
88.参照图8，在一些实施例中，在第一多晶硅层106上形成停止层108。停止层108是用于形成隔离层图案的后续平坦化工艺的抛光停止层图案。
89.在一些实施例中，停止层108包括相对于第一多晶硅层106具有高蚀刻选择性的材料。在后续的蚀刻工艺中，选择性地蚀刻停止层108的材料，并且基本未蚀刻第一多晶硅层106。此外，停止层108的材料在随后的氧化硅的平坦化工艺中用作抛光停止层。在一些实施例中，停止层108包括例如氮化硅。
90.在一些实施例中，在停止层108上形成第一硬掩模层110。第一硬掩模层110包括例如氧化硅。
91.参照图9，在一些实施例中，通过光刻工艺使第一硬掩模层110图案化以形成第一硬掩模图案110a。第一硬掩模图案110a暴露基底100的场区的上部，并且覆盖第一有源区的上部和第二有源区的上部。
92.在一些实施例中，第一硬掩模图案110a至少暴露第一区域r1与第二区域r2之间的边界区域。因此，第一区域r1与第二区域r2之间的边界区域对应于场区。
93.在一些实施例中，使用第一硬掩模图案110a作为蚀刻掩模来顺序地且各向异性地蚀刻停止层108、第一多晶硅层106、第一栅极绝缘层102和第二栅极绝缘层104以及基底100的上部，以形成隔离沟槽120。在各向异性蚀刻工艺期间，部分地蚀刻第一硬掩模图案110a。因此，在形成隔离沟槽120之后的第一硬掩模图案110a的厚度小于在形成隔离沟槽120之前的第一硬掩模层110的厚度。
94.在一些实施例中，当通过各向异性蚀刻工艺形成隔离沟槽120时，隔离沟槽120具有侧壁斜面，使得隔离沟槽120的内部宽度从顶部到底部逐渐减小。
95.在一些实施例中，在形成隔离沟槽120的工艺中，对停止层108的一部分、第一多晶硅层106的一部分以及第一栅极绝缘层102和第二栅极绝缘层104的一部分进行蚀刻以形成停止层图案108a、初步第一多晶硅图案106a以及第一栅极绝缘层图案102a和第二栅极绝缘层图案104a。
96.在一些实施例中，停止层图案108a的侧壁、初步第一多晶硅图案106a的侧壁以及第一栅极绝缘层图案102a的侧壁和第二栅极绝缘层图案104a的侧壁被隔离沟槽120的上侧壁暴露。
97.参照图10，在一些实施例中，形成绝缘层以填充隔离沟槽120的内部。绝缘层包括氧化硅。
98.在一些实施例中，使绝缘层和第一硬掩模图案110a平坦化，直到暴露停止层图案108a的上表面。在平坦化工艺中，停止层图案108a用作抛光停止层。平坦化工艺将绝缘层转换成填充隔离沟槽120的初步隔离层图案122。此外，通过平坦化工艺去除第一硬掩模图案110a。平坦化工艺包括化学机械抛光工艺。当执行平坦化工艺时，停止层图案108a的上表面与初步隔离层图案122的上表面彼此共面。
99.参照图11，在一些实施例中，部分地去除初步隔离层图案122的上部以形成隔离层图案122a。去除工艺包括湿法蚀刻工艺。通过去除工艺完全去除残留在停止层图案108a上的残留物(诸如第一硬掩模图案110a的一部分)。此外，由于湿法蚀刻工艺，隔离层图案122a的上表面略低于停止层图案108a的上表面。
100.在执行湿法蚀刻工艺之后，在一些实施例中，如果隔离层图案122a的上表面低于初步第一多晶硅图案106a的上表面，则隔离层图案122a可能不覆盖第一栅极绝缘层图案102a的侧壁和第二栅极绝缘层图案104a的侧壁。在这种情况下，暴露第一栅极绝缘层图案102a的侧壁和第二栅极绝缘层图案104a的侧壁，因此在后续工艺中会对第一栅极绝缘层图案102a和第二栅极绝缘层图案104a发生损坏。因此，隔离层图案122a的上表面应该高于初步第一多晶硅图案106a的上表面。在一些实施例中，隔离层图案122a的上表面与初步第一多晶硅图案106a的上表面共面。
101.在一些实施例中，在初步第一多晶硅图案106a上形成停止层图案108a。因此，尽管初步第一多晶硅图案106a在竖直方向上非常薄，但是控制湿法蚀刻工艺，使得初步第一多晶硅图案106a的侧壁不被暴露。
102.在一些实施例中，不去除隔离层图案122a的上部。
103.参照图12，在一些实施例中，去除停止层图案108a以暴露初步第一多晶硅图案
106a的上表面。去除工艺包括湿法蚀刻工艺。
104.在一些实施例中，初步第一多晶硅图案106a的上表面低于隔离层图案122a的上表面。因此，隔离层图案122a在竖直方向上从初步第一多晶硅图案106a突出。隔离层图案122a的上侧壁被部分地暴露。
105.如图12中所示，在一些实施例中，初步第一多晶硅图案106a以及第一栅极绝缘层图案102a和第二栅极绝缘层图案104a被隔离沟槽120切割。初步第一多晶硅图案106a的侧壁和第一栅极绝缘层图案102a的侧壁直接接触隔离层图案122a的上侧壁。初步第一多晶硅图案106a的侧壁和第二栅极绝缘层图案104a的侧壁直接接触隔离层图案122a的上侧壁。
106.参照图13，在一些实施例中，在初步第一多晶硅图案106a的表面和隔离层图案122a的表面上共形地形成第二多晶硅层130。第二多晶硅层130具有基本均匀的厚度。
107.因此，在一些实施例中，形成在初步第一多晶硅图案106a的上表面上的第二多晶硅层130的上表面低于形成在隔离层图案122a的上表面上的第二多晶硅层130的上表面。第二多晶硅层130在初步第一多晶硅图案106a与隔离层图案122a之间的边界部分处具有台阶差。当执行沉积工艺时，第二多晶硅层130处于非晶态。
108.在一些实施例中，形成在第一区域r1中的第二多晶硅层130掺杂有控制阈值电压的杂质。此外，形成在第二区域r2中的第二多晶硅层130也掺杂有控制阈值电压的杂质。当第二多晶硅层130处于非晶态时，与结晶态的多晶硅层相比，可以将杂质容易地掺杂到第二多晶硅层130中，并且容易地调节杂质的掺杂深度。此外，杂质向下扩散，因此杂质被掺杂到初步第一多晶硅图案106a中。当执行后续工艺时，第二多晶硅层130结晶。
109.参照图14，在一些实施例中，在第二多晶硅层130上共形地形成阻挡金属层132和金属层134。在金属层134上共形地形成第二硬掩模层136。
110.在一些实施例中，形成在初步第一多晶硅图案106a上的阻挡金属层132、金属层134和第二硬掩模层136的堆叠结构的上表面低于形成在隔离层图案122a上的阻挡金属层132、金属层134和第二硬掩模层136的堆叠结构的上表面。因此，阻挡金属层132、金属层134和第二硬掩模层136的堆叠结构的上表面在初步第一多晶硅图案106a与隔离层图案122a之间的边界部分处具有台阶差。
111.参照图15，在一些实施例中，通过光刻工艺使第二硬掩模层136图案化以形成第二硬掩模图案136a。第二硬掩模图案136a用作分别形成第一晶体管的第一栅电极结构和第二晶体管的第二栅电极结构的蚀刻掩模。因此，第二硬掩模图案136a被设置为与第一有源区和第二有源区交叉。
112.在一些实施例中，使用第二硬掩模图案136a作为蚀刻掩模来顺序地蚀刻金属层134、阻挡金属层132、第二多晶硅层130和初步第一多晶硅图案106a以形成第一栅电极结构140a和第二栅电极结构140b。第一栅电极结构140a形成在第一栅极绝缘层图案102a上，并且第一栅电极结构140a是包括第一多晶硅图案106b、第二多晶硅图案130a、第一阻挡金属图案132a和第一金属图案134a的堆叠结构。第二栅电极结构140b形成在第二栅极绝缘层图案104a上，并且第二栅电极结构140b是包括第三多晶硅图案106c、第四多晶硅图案130b、第二阻挡金属图案132b和第二金属图案134b的堆叠结构。
113.因此，在一些实施例中，第一栅电极结构140a和第二硬掩模图案136a在第一区域r1中堆叠在第一栅极绝缘层图案102a上，并且第二栅电极结构140b和第二硬掩模图案136a
在第二区域r2中堆叠在第二栅极绝缘层图案104a上。
114.在一些实施例中，第一栅电极结构140a和第二硬掩模图案136a沿第一方向延伸，并且第一栅电极结构140a和第二硬掩模图案136a与第一有源区(见图1，101a)交叉。第一栅电极结构140a和第二硬掩模图案136a的在第一方向上的端部设置在场区上。
115.在一些实施例中，第一多晶硅图案106b的侧壁接触隔离层图案122a的侧壁。第一多晶硅图案106b的上表面是基本平坦的。第一多晶硅图案106b的上表面低于隔离层图案122a的上表面。第二多晶硅图案130a共形地形成在第一多晶硅图案106b的上表面以及隔离层图案122a的上侧壁和上表面上。第二多晶硅图案130a的在第一方向上的端部设置在场区上。第一阻挡金属图案132a和第一金属图案134a设置在第二多晶硅图案130a上，并且第一阻挡金属图案132a和第一金属图案134a的在第一方向上的端部设置在隔离层图案122a上。
116.在一些实施例中，第二栅电极结构140b和第二硬掩模图案136a沿第一方向延伸，并且第二栅电极结构140b和第二硬掩模图案136a与第二有源区交叉(见图1，101b)。第二栅电极结构140b和第二硬掩模图案136a的在第一方向上的端部设置在场区上。第二栅电极结构140b的堆叠结构和形状分别与第一栅电极结构140a的堆叠结构和形状基本相同。
117.参照图16，在一些实施例中，在包括堆叠的第一栅电极结构140a和第二硬掩模图案136a的第一结构的侧壁上形成第一间隔件150a。在包括堆叠的第二栅电极结构140b和第二硬掩模图案136a的第二结构的侧壁上形成第二间隔件150b。
118.在一些实施例中，将杂质掺杂到与第一栅电极结构140a的两侧和第二栅极电结构140b的两侧相邻的第一有源区和第二有源区中，以形成用作源/漏区的第一杂质区156a和第二杂质区156b。
119.在一些实施例中，在第一栅极绝缘层图案102a、第二栅极绝缘层图案104a和隔离层图案122a上形成第一绝缘夹层152以覆盖第一结构和第二结构。
120.在一些实施例中，形成穿透第一绝缘夹层152的接触插塞154，并且接触插塞154分别接触第一杂质区156a和第二杂质区156b。
121.如上所述，在一些实施例中，形成第一晶体管和第二晶体管。
122.随着第一多晶硅图案106b的竖直厚度和第三多晶硅图案106c的竖直厚度减小，第一晶体管和第二晶体管中的寄生电容减小。
123.图17至图19是示出根据实施例的制造半导体装置的方法的剖视图。
124.图17至图19包括沿着图1的线a-a'、线b-b'和线c-c'截取的剖视图。
125.下面描述的制造半导体装置的方法包括与参照图5至图16描述的工艺基本相同的工艺。然而，形成停止层的工艺是不同的。
126.参照图17，在一些实施例中，首先，执行与参照图5至图7所示的工艺基本相同或类似的工艺。此后，在第一多晶硅层106上形成第一停止层170和第二停止层172。
127.在一些实施例中，第一停止层170包括相对于第一多晶硅层106具有高蚀刻选择性的材料。此外，第二停止层172包括在后续的氧化硅平坦化工艺中用作抛光停止层的材料。在实施例中，第一停止层170包括例如氧化硅，并且第二停止层172包括例如多晶硅。包括第一停止层170和第二停止层172的堆叠结构用作停止层结构。
128.在一些实施例中，在第二停止层172上形成第一硬掩模层110。第一硬掩模层110包括例如氧化硅。
129.参照图18，在一些实施例中，执行与参照图9至图11所示的工艺基本相同或类似的工艺以形成隔离层图案122a。隔离层图案122a的上表面高于停止层结构中的第二停止层图案172a的下表面。
130.参照图19，在一些实施例中，蚀刻第二停止层图案172a，并且随后蚀刻第一停止层图案170a以暴露初步第一多晶硅图案106a的上表面。
131.此后，在一些实施例中，执行与参照图13至图16所示的工艺基本相同或类似的工艺以形成图16中所示的第一晶体管和第二晶体管。
132.图20是根据实施例的垂直存储器装置的剖视图。
133.在一些实施例中，垂直半导体装置是nand闪存装置。
134.参照图20，在一些实施例中，垂直半导体装置具有其中外围电路形成在基底上且堆叠的存储器单元形成在外围电路之上的外围上单元(cop)结构。
135.在一些实施例中，构成外围电路的第一晶体管、第二晶体管、第一绝缘夹层152和接触插塞形成在基底100上。第一晶体管是在高电压下操作的高压晶体管，并且第二晶体管是在低电压下操作的低压晶体管。在基底100上的第一晶体管、第二晶体管、第一绝缘夹层152和接触插塞分别与参照图1和图2所示的第一晶体管、第二晶体管、绝缘夹层和接触插塞基本相同。
136.在一些实施例中，电连接到第一晶体管和第二晶体管的下布线进一步形成在基底100上。第二绝缘夹层190进一步形成在第一绝缘夹层152上。
137.在一些实施例中，存储器单元形成在第一晶体管和第二晶体管之上。例如，存储器单元形成在第二绝缘夹层190上。
138.在下文，描述存储器单元的一个例子。然而，存储器单元的结构的实施例不限于此。
139.在一些实施例中，基体半导体图案200形成在第二绝缘夹层190上。基体半导体图案200包括多晶硅。
140.在一些实施例中，沟道连接图案320和支撑层212形成在基体半导体图案200上。单元堆叠结构340形成在支撑层212上。
141.在一些实施例中，单元堆叠结构340包括交替且重复地堆叠的绝缘层220和260以及栅极图案330。单元堆叠结构沿第一方向延伸。在一些实施例中，多个单元堆叠结构340在第二方向上彼此间隔开。也就是说，沿第一方向延伸的第一沟槽312设置在单元堆叠结构340之间。分离图案332填充第一沟槽312。
142.在一些实施例中，沟道孔穿过单元堆叠结构340并暴露基体半导体图案200的上表面。沟道结构308a形成在每个沟道孔中。
143.在一些实施例中，沟道结构308a包括电荷存储结构300a、沟道302、填充绝缘图案304和盖图案306。
144.在一些实施例中，电荷存储结构300a接触沟道孔的侧壁。电荷存储结构300a包括顺序地堆叠在沟道孔的侧壁上的第一阻挡层、电荷存储层和隧道绝缘层。沟道302接触隧道绝缘层，并且沟道302电连接到基体半导体图案200。
145.在一些实施例中，沟道302的侧壁与沟道连接图案320相接触。也就是说，沟道302的面对沟道连接图案320的下侧壁接触沟道连接图案320。因此，在沟道302的面对沟道连接
图案320的下侧壁上的隧道绝缘层、电荷存储层和第一阻挡层被部分地去除。填充绝缘图案304形成在沟道302上以填充沟道孔。盖图案306形成在沟道孔中的填充绝缘图案304上。沟道302通过沟道连接图案320电连接到基体半导体图案200。
146.在一些实施例中，第一上绝缘夹层310形成为覆盖单元堆叠结构340和沟道结构308a。第一上绝缘夹层310包括氧化硅。第一沟槽312在竖直方向上从第一上绝缘夹层310延伸到基体半导体图案200的上部。
147.在一些实施例中，单元接触插塞还形成在单元堆叠结构中的栅极图案330的上表面上。第二上绝缘夹层还形成在第一上绝缘夹层310上。贯穿过孔接触件在竖直方向上从第二上绝缘夹层延伸到下布线。
148.如上所述，在一些实施例中，在nand闪存装置中，构造外围电路的第一晶体管和第二晶体管具有优异的电特性。因此，nand闪存装置具有优异的电特性。
149.在一些实施例中，当制造nand闪存装置时，包括第一晶体管和第二晶体管的外围电路形成在基底上，并且绝缘夹层形成为覆盖第一晶体管和第二晶体管。另外，存储器单元形成在绝缘夹层上。通过与参照图5至图16描述的工艺相同的工艺或者与参照图17至图19描述的工艺相同的工艺来形成第一晶体管和第二晶体管。
150.如此，在一些实施例中，形成外围电路的第一晶体管和第二晶体管的工艺以及形成存储器单元的工艺是分开的工艺。因此，通过优化的工艺形成第一晶体管和第二晶体管，而不考虑形成存储器单元的工艺。
151.图21是根据实施例的包括半导体装置的电子系统的示意图。
152.参照图21，根据一些实施例的电子系统1000包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个或更多个半导体装置1100的存储装置或包括存储装置的电子装置。例如，电子系统1000可为包括一个或更多个半导体装置1100的固态驱动装置(ssd)、通用串行总线(usb)、计算系统、医疗装置或通信装置。
153.在一些实施例中，半导体装置1100是非易失性存储器装置。例如，半导体装置1100是具有参照图20示出的cop结构的nand闪存装置。
154.在一些实施例中，半导体装置1100包括第一结构1100f和位于第一结构1100f上的第二结构1100s。在一些实施例中，第一结构1100f在第二结构1100s旁。第一结构1100f是包括解码器电路(又称为“解码器”)1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s包括位线bl、共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及位线bl与共源极线csl之间的存储器单元串cstr。第二结构1100s是存储器单元结构。
155.在一些实施例中，在第二结构1100s中，每个存储器单元串cstr包括与共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1及ut2之间的多个存储器单元晶体管mct。在不同的实施例中，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以变化。
156.在一些实施例中，上晶体管ut1和ut2包括串选择晶体管，并且下晶体管lt1和lt2包括地选择晶体管。栅极下线ll1和ll2分别是下晶体管lt1和lt2的栅电极。字线wl是存储器单元晶体管mct的栅电极，栅极上线ul1和ul2分别是上晶体管ut1和ut2的栅电极。
157.在一些实施例中，下晶体管lt1和lt2包括串联连接的下擦除控制晶体管lt1和地
选择晶体管lt2。上晶体管ut1和ut2包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个晶体管用于擦除存储在存储器单元晶体管mct中的数据，并且通过使用栅极感应泄漏电流(gidl)来擦除数据。
158.在一些实施例中，共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2通过从第一结构1100f延伸到第二结构1100s的第一连接布线1115而电连接到解码器电路1110。位线bl通过从第一结构1100f延伸到第二结构1100s的第二连接布线1125而电连接到页缓冲器1120。
159.在一些实施例中，在第一结构110f中，解码器电路1110和页缓冲器1120控制多个存储器单元晶体管mct中的至少一个选定的存储器单元晶体管。解码器电路1110和页面缓冲器1120通过逻辑电路1130来控制。半导体装置1100通过电连接到逻辑电路1130的输入/输出垫1101而与控制器1200通信。输入/输出垫1101通过从第一结构1100f延伸到第二结构1100s的输入/输出连接布线1135而电连接到逻辑电路1130。
160.在一些实施例中，控制器1200包括处理器1210、nand控制器1220以及主机接口(i/f)1230。在实施例中，电子系统1000包括多个半导体装置1100。在这种情况下，控制器1200控制多个半导体装置1100。
161.在一些实施例中，处理器1210控制包括控制器1200的电子系统1000的整体操作。处理器1210根据固件进行操作。处理器1210控制nand控制器1220，使得可以访问半导体装置1100。nand控制器1220包括与半导体装置1100进行通信的nand接口(i/f)1221。通过nand接口1221来发送控制半导体装置1100的控制命令、用于写入半导体装置1100的存储器单元晶体管mct的数据以及用于从半导体装置1100的存储器单元晶体管mct读取的数据。电子系统1000通过主机接口与外部主机通信。当通过主机接口1230从外部主机接收控制命令时，处理器1210响应于该控制命令来控制半导体装置1100。
162.图22是根据实施例的包括半导体装置的电子系统的示意性透视图。
163.参照图22，根据一些实施例的电子系统2000包括主基底2001、安装在主基底2001上的控制器2002、一个或更多个半导体封装件2003以及dram 2004。半导体封装件2003和dram 2004通过形成在主基底2001上的布线图案2005连接到控制器2002。
164.在一些实施例中，主基底2001包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置根据电子系统2000与外部主机之间的通信接口来确定。在一些实施例中，电子系统2000通过通信接口与外部主机通信，并且通信接口是通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)和用于通用闪存(ufs)的m-phy等中的一个。在实施例中，电子系统2000由通过连接器2006从外部主机接收的电力来操作。电子系统2000还包括电力管理集成电路(pmic)，所述电力管理集成电路(pmic)将从外部主机接收的电力分配给控制器2002和半导体封装件2003。
165.在一些实施例中，控制器2002将数据写入到半导体封装件2003，或者控制器2002从半导体封装件2003读取数据。控制器可以增大电子系统2000的操作速度。
166.在一些实施例中，dram 2004是减小半导体封装件2003的速度与外部主机的速度之间的差的缓冲存储器。电子系统2000中的dram 2004也用作高速缓冲存储器，并且dram 2004在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在电子系统2000中时，控制器2002包括控制dram 2004的dram控制器和控制半导体封装
件2003的nand控制器。
167.在一些实施例中，半导体封装件2003包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每个包括封装件基底2100、位于封装件基底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、电连接到半导体芯片2200和封装件基底2100的连接结构2400以及覆盖位于封装件基底2100上的半导体芯片2200和连接结构2400的模制层2500。
168.在一些实施例中，封装件基底2100是包括封装件上垫2130的印刷电路板。每个半导体芯片2200包括输入/输出垫2210。输入/输出垫2210对应于图21的输入/输出垫1101。每个半导体芯片2200包括单元堆叠结构3210和沟道结构3220。每个半导体芯片2200包括例如具有参照图20所示的cop结构的nand闪存装置。
169.在一些实施例中，连接结构2400是将输入/输出垫2210电连接到封装件上垫2130的键合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200通过键合引线彼此电连接。半导体芯片2200电连接到位于封装件基底2100上的封装件上垫2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200通过包括贯穿硅过孔(又称为“硅通孔”)(tsv)而不是键合引线的连接结构彼此电连接。
170.在一些实施例中，控制器2002和半导体芯片2200被包括在一个封装件中。在一些实施例中，控制器2002和半导体芯片2200被安装在与主基底2001不同的单独的中介体基底上，并且控制器2002和半导体芯片2220通过形成在中介体基底上的布线彼此连接。
171.图23和图24是示意性地示出根据实施例的半导体封装件的剖视图。图23和图24中的每个示出了图22中的半导体封装件2003的实施例。图23和图24中的每个概念性地示出了沿着图22中的半导体封装件2003的切割线i-i'切割的部分。
172.参照图23，在一些实施例中，半导体封装件2003的封装件基底2100是印刷电路板。封装件基底2100包括封装件基底主体部2120、设置在封装件基底主体部2120的上表面上的封装件上垫(见图22，2130)、设置在封装件基底主体部2120的下表面处或通过封装件基底主体部2120的下表面暴露的下垫2125以及将封装件上垫2130电连接到封装件基底主体部2120的内部部分中的下垫2125的内部布线2135。封装件上垫2130电连接到图22中所示的连接结构2400。下垫2125通过导电连接部2800连接到如图22中所示的电子系统2000中的主基底2001的布线图案2005。
173.在一些实施例中，每个半导体芯片2200包括半导体基底3010以及顺序地堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100包括包含外围布线3110的外围电路区。第二结构3200包括共源极线3205、位于共源极线3205上的单元堆叠结构3210、穿过单元堆叠结构3210的沟道结构3220和分离结构、电连接到沟道结构3220的位线3240、电连接到单元堆叠结构3210中的字线(见图21，wl)的栅极连接布线3235以及位于相邻的单元堆叠结构3210之间的贯穿过孔接触件3245。
174.在一些实施例中，每个半导体芯片2200包括例如具有参照图20描述的cop结构的nand闪存装置。此外，半导体芯片中的第一结构3100包括参照图1和图2描述的第一晶体管和第二晶体管。
175.在一些实施例中，每个半导体芯片2200还包括电连接到第一结构3100的外围布线3110的输入/输出垫2210，并且每个半导体芯片2200延伸到第二结构3200的内部部分。此外，贯穿过孔接触件3245中的一些设置在单元堆叠结构旁边。贯穿过孔接触件3245中的一些穿过单元堆叠结构。每个半导体芯片2200还包括电连接到第一结构3100的外围布线3110的输入/输出垫2210。
176.参照图24，在一些实施例中，在半导体封装件2003a中，每个半导体芯片2200a包括半导体基底4010、位于半导体基底4010上的第一结构4100以及接合到第一结构4100上的第二结构4200。通过晶片接合工艺将第二结构4200接合到第一结构4100上。
177.在一些实施例中，第一结构4100包括其中形成外围布线4110和第一接合结构4150的外围电路区。第一结构4100包括参照图1和图2描述的第一晶体管和第二晶体管。
178.在一些实施例中，第二结构4200包括共源极线4205、位于共源极线4205与第一结构4100之间的单元堆叠结构4210、穿过单元堆叠结构4210的沟道结构4220和分离结构以及电连接到单元堆叠结构4210的字线(见图21，wl)和沟道结构4220的第二接合结构4250。例如，在第二接合结构4250中，沟道结构4220和字线(见图21，wl)与栅极通过将字线(见图21，wl)与单元堆叠结构4210的上晶体管和下晶体管的栅极连接的连接布线4235而彼此电连接。
179.在一些实施例中，每个半导体芯片2200包括电连接到第一结构4100中的外围布线4110并且延伸到第二结构4200中的贯穿过孔接触件。
180.在一些实施例中，贯穿过孔接触件穿过虚设结构，并且贯穿过孔接触件电连接到第一结构4100中的外围布线4110。贯穿过孔接触件中的一些穿过单元堆叠结构4210。
181.在一些实施例中，第一结构4100的第一接合结构4150与第二结构4200的第二接合结构4250彼此接合。在第一接合结构4150与第二接合结构4250之间的接触部分由例如铜(cu)形成。
182.在一些实施例中，每个半导体芯片2200a还包括电连接到第一结构4100的外围布线4110的输入/输出垫(见图22，2210)。
183.在一些实施例中，图23中所示的半导体芯片2200和图24中所示的半导体芯片2200a可以通过布线接合型连接结构2400彼此电连接。在一些实施例中，在一个半导体封装件中的半导体芯片(诸如图23中所示的半导体芯片2200和图24中所示的半导体芯片2200a)通过硅通孔连接结构2400彼此电连接。
184.图25是根据实施例的半导体封装件的示意性剖视图。
185.图25示出了图22中的半导体封装件的实施例，并且概念性地示出了沿着图22的半导体封装件的切割线i-i'切割的部分。
186.参照图25，在一些实施例中，半导体封装件2003b包括彼此竖直对齐的多个半导体芯片2200b。每个半导体芯片2200b包括半导体基底5010、形成在半导体基底5010下的第一结构5100以及形成在第一结构5100下的第二结构5200。第一结构5100和第二结构5200通过晶片接合工艺彼此接合。
187.在一些实施例中，第一结构5100包括其中形成外围布线5110和第一接合结构5150的外围电路区。第一结构5100包括参照图1和图2描述的第一晶体管和第二晶体管。
188.在一些实施例中，第二结构5200包括共源极线5205、位于共源极线5205与第一结
构5100之间的单元堆叠结构5210、穿过单元堆叠结构5210的沟道结构5220和分离结构5230以及电连接到单元堆叠结构5210的字线(见图21，wl)和沟道结构5220的第二接合结构5250。例如，第二接合结构5250通过电连接到沟道结构5220的位线5240和电连接到字线(见图21，wl)的栅极连接线电连接到沟道结构5220和字线(见图21，wl)。第一结构5100的第一接合结构5150与第二结构5200的第二接合结构5250彼此接合。第一接合结构5150与第二接合结构5250之间的接合部分由例如铜(cu)形成。
189.在一些实施例中，除了最上面的半导体芯片之外，半导体芯片2200b还包括位于半导体基底5010上的背侧绝缘层5300、位于背侧绝缘层5300上的背侧输入/输出垫5320以及穿过半导体基底5010和背侧绝缘层5300的贯穿电极结构5310。贯穿电极结构5310电连接到第一结构5100的外围布线5110和背侧输入/输出垫5320。每个贯穿电极结构5310包括贯穿电极和围绕贯穿电极的侧壁的绝缘间隔件。半导体封装件2003b还包括设置在每个半导体芯片2200b下面的连接结构5400。连接结构5400包括例如导电凸块。连接结构5400电连接到半导体芯片2200b。因此，连接结构5400电连接到半导体芯片2200b和封装件基底2100。底部填充材料层5510围绕连接结构5400(例如，导电凸块)的侧壁。
190.前述内容是对实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，在实施例中可以进行许多修改。因此，所有这些修改意图包括在如权利要求中限定的本发明构思的范围内。因此，应当理解的是，前述内容是各种实施例的说明，并且不应被解释为限于所公开的具体实施例，并且对所公开的实施例的修改以及其它实施例意图被包括在所附权利要求的范围内。