包括存储器阵列的集成电路系统及其形成方法与流程

1.本文揭示的实施例涉及包括包含存储器单元串的存储器阵列的集成电路系统和用于形成包括存储器单元串的存储器阵列的方法。


背景技术：

2.存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线或感测线)和存取线(其也可称为字线)对存储器单元进行写入或读取。感测线可沿着阵列的列导电互连存储器单元，且存取线可沿着阵列的行导电互连存储器单元。每一存储器单元可通过感测线和存取线的组合唯一地寻址。
3.存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在没有电力的情况下存储数据达延长时间段。常规上将非易失性存储器指定为具有至少约10年的留存时间的存储器。易失性存储器消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的留存时间。无论如何，存储器单元经配置以将存储器留存或存储在至少两种不同的可选状态中。在二进制系统中，所述状态被视为“0”或者“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个的信息电平或状态。
4.场效晶体管是一种类型的可用于存储器单元中的电子组件。这些晶体管包括一对导电源极/漏极区，所述源极/漏极区在其间具有半导电沟道区。导电栅极邻近沟道区且通过薄栅极绝缘体与沟道区分开。将合适电压施加到栅极允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如可逆可编程电荷存储区作为栅极绝缘体与导电栅极之间的栅极构造的部分。
5.快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的bios。作为另一实例，对于计算机及其它装置来说，在固态驱动器中利用快闪存储器来取代常规硬盘驱动器变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中很受欢迎，这是因为其使制造商能够在新通信协议被标准化时支持新通信协议，且提供远程升级所述装置以增强特征的能力。
6.nand可为集成快闪存储器的基础架构。nand单元部件包括至少一个选择装置，其串联耦合到存储器单元的串行组合(串行组合通常被称为nand串)。nand架构可配置为三维布置，其包括竖直堆叠的存储器单元，所述存储器单元个别地包括可逆可编程竖直晶体管。控制或其它电路系统可形成在竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括个别地包括晶体管的竖直堆叠的存储器单元。
7.存储器阵列可布置在存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如在第2015/0228651号、第2016/0267984号和第2017/0140833号美国公开专利申请案中展示且描述。存储器块可至少部分地定义竖直堆叠存储器单元的个别字线层面中的个别字线的纵向轮廓。到这些字线的连接可发生在竖直堆叠存储器单元的阵列的末端或边缘处
的所谓“楼梯台阶结构”中。楼梯台阶结构包含个别“楼梯”(也称为“台阶”或“楼梯台阶”)，其定义个别字线的接触区域，竖向延伸的导电通孔在所述接触区域上接触以提供对字线的电接入。


技术实现要素：

8.在一个方面中，本公开涉及一种用于形成包括存储器单元的串的存储器阵列的方法，其包括：在下堆叠正上方形成上堆叠，所述下堆叠包括竖直交替的下第一层面和下第二层面，所述上堆叠包括竖直交替的上第一层面和上第二层面，下沟道开口延伸穿过所述下第一层面和所述下第二层面，所述下沟道开口中具有牺牲材料；所述下第二层面的上部或所述上第二层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅，所述下部上第二层面上方的所述上第二层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅；穿过所述上第一层面和所述上第二层面蚀刻上沟道开口，以停止在所述上部下第二层面或所述下部上第二层面上；及在所述停止之后，从所述下沟道开口移除所述牺牲材料，并且在所述上沟道开口和所述下沟道开口中形成沟道材料串。
9.在另一方面中，本公开涉及一种包括包含存储器单元的串的存储器阵列的集成电路系统，其包括：上堆叠，其在下堆叠正上方，所述下堆叠包括竖直交替的下导电层面和下绝缘性层面，所述上堆叠包括竖直交替的上导电层面和上绝缘性层面；所述下绝缘性层面的上部或所述上绝缘性层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅，所述下部上绝缘性层面上方的所述上绝缘性层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅；且存储器单元的沟道材料串延伸穿过所述上堆叠和所述下堆叠，包含穿过所述非化学计量二氧化硅。
10.在另一方面中，本公开涉及一种包括包含存储器单元的串的存储器阵列的集成电路系统，其包括：横向隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘性层面和导电层面，存储器单元串包括延伸穿过所述绝缘性层面和所述导电层面的沟道材料串，所述导电层面个别地包括水平伸长的导电线；第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部分和下部分，所述上部分包括相对于彼此具有不同成分的交替的上第一绝缘层面和上第二绝缘层面，所述下部分包括相对于彼此具有不同成分的下第一绝缘层面和下第二绝缘层面；且所述下第二绝缘层面的上部或所述上第二绝缘层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅，在所述下部上第二绝缘层面上方的所述上第二绝缘层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅。
附图说明
11.图1是根据本发明的实施例的处理中的衬底的部分的图解横截面图，并且是沿图2中的线1-1截取。
12.图2是沿着图1中的线2-2截取的图解横截面视图。
13.图3是图1和2的一部分的放大图。
14.图4到7和10到26是根据本发明的一些实施例的处理中的图1到3的构造或其部分的图解顺序截面视图、扩展视图、放大视图及/或部分视图。
15.图8和9展示本发明的替代实例方法和/或结构实施例。
具体实施方式
16.本发明的实施例涵盖用于形成存储器阵列的方法，例如在阵列下可具有至少一些外围控制电路系统(例如阵列下的cmos)的nand或其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理以及独立于晶体管栅极形成时间的现有或未来开发的其它处理。本发明的实施例也涵盖独立于制造方法的存储器阵列(例如，nand架构)。参考图1到26描述第一实例方法实施例，其可被视为“后栅极”或“替换栅极”工艺，且从图1到3开始。
17.图1到3展示具有阵列或阵列区域12的构造10，阵列或阵列区域12中将形成竖向延伸的晶体管和/或存储器单元串。构造10包括具有导电/导体/传导、半导电/半导体/半传导和绝缘性/绝缘体/绝缘(即，本文中的电性)材料中的任何一或多种的基底衬底11。已经在基底衬底11上方在竖向形成各种材料。材料可在图1到3描绘的材料旁边、竖向内部或竖向外部。例如，集成电路系统的其它部分或完全制造的组件可设置在基底衬底11上方、周围或其内的某处。用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路系统也可制造，且可或可不完全或部分在阵列或子阵列内。此外，也可独立地、协力地或以其它方式相对于彼此制造和操作多个子阵列。在本文献中，“子阵列”也可被视为阵列。
18.包括导体材料17(例如，wsi
x
顶部上的导电掺杂多晶硅)的导体层面16已经形成在衬底11上方。导体层面16可包括用于控制对将形成于阵列12内的晶体管及/或存储器单元的读取及写入存取的控制电路系统的部分(例如，阵列下方外围电路系统及/或共同源极线或板极)。
19.在导体层面16上方已形成包括竖直交替的下绝缘性层面20l*和下导电层面22l*的下堆叠18l(*用作后缀，以包含所有此类相同的用数字指定的组件，所述组件可或可不具有其它后缀)。下层面20l*和22l*中的每一者的实例厚度为22到60纳米。仅展示少量下层面20l*和22l*，其中更可能的是，下堆叠18l包括数十、一百或多于一百等的下层面20l*和22l*。可为或可不为外围电路系统及/或控制电路系统的部分的其它电路系统可介于导体层面16与下堆叠18l之间。例如，此电路系统的多个竖直交替的导电材料层面及绝缘性材料层面可在最下部的下导电层面22l*下方及/或在最上部的下导电层面22l*上方。例如，一或多个选择栅极层面(未展示)或虚设层面(未展示)可介于导体层面16与最下部导电层面22l*之间，且一或多个选择栅极层面(未展示)或虚设层面(未展示)可在最上部的下导电层面22l*上方。替代地或另外，所描绘的最下部导电层面22l*的至少一者可为选择栅极层面。无论如何，下导电层面22l*(替代地称为下第一层面)可不包括传导材料，且下绝缘性层面20l*(替代地称为下第二层面)可不包括绝缘性材料或在结合在此初步描述的实例方法实施例(其为“后栅极”或“替换栅极”)的此处理时点为绝缘性的。实例下导电层面22l*包括第一材料26(例如，氮化硅)，其可完全或部分是牺牲材料。实例绝缘性层面20l*包括第二材料24(例如，其包括二氧化硅，如下文进一步解释)，其具有与第一材料26的成分不同的成分且可完全或部分是牺牲材料。出于继续讨论的目的，下第一层面22l*可被视为包括上部下第一层面22lu，在所展示的一个实施例中，上部下第一层面22lu是下第一层面22l*中的最上
部。下堆叠18l可具有最上层面，其是下第一层面22l*或下第二层面20l*。
20.已经穿过下绝缘性层面20l*及下导电层面22l*到导体层面16形成(例如，通过蚀刻)下沟道开口25。下沟道开口25可径向向内逐渐变窄(未展示)，从而移动到下堆叠18l中更深处。在一些实施例中，下沟道开口25可如展示那样进入导体层面16的导体材料17中，或可停止于导体层面16顶部(未展示)。替代地，作为实例，下沟道开口25可停止于最下部下绝缘性层面20l*顶部或其内。将下沟道开口25至少延伸到导体层面16的导体材料17中的原因是提供对下沟道开口25内的材料的锚固效果。蚀刻止挡材料(未展示)可在导体层面16的导体材料17内或其顶部以在需要时促进停止相对于导体层面16蚀刻下沟道开口25。此蚀刻止挡材料可为牺牲材料或非牺牲材料。无论如何，下沟道开口25可被视为具有平均纵向轴线75(例如，如果轴线75不是完全笔直的，则为平均的)，所述轴线在一个实施例中是竖直的。
21.水平伸长的下沟槽40l已经形成(例如，通过各向异性蚀刻)到下堆叠18l中，以形成横向间隔的存储器块区58。通过实例且为简明起见，下沟道开口25展示为布置成每行四个及五个下沟道开口25的交错行的群组或列，且排列在横向间隔的存储器块区58中，存储器块区58将在成品电路系统构造中包括横向间隔的存储器块58。在本文献中，“块”一般包含“子块”。下沟槽40l通常将比下沟道开口25宽(例如，宽10到20倍，但是为简洁起见未展示此更宽程度)。存储器块区58及所得存储器块58(尚未展示)可被视为纵向伸长且(例如)沿着方向55定向。可使用任何替代的现有或未来开发的布置及构造。
22.牺牲材料59已经形成在下第一层面22l*和下第二层面20l*中的下沟道开口25中。在一个实施例中且如展示，牺牲材料59已形成在下沟槽40l中。在一个实施例中，下沟道开口25中的牺牲材料59包括径向外部的二氧化硅70、径向内部的二氧化硅72和径向地在其之间的氧化铝71。下沟槽40l可包括对应的氧化铝71和二氧化硅70、72。材料70、71和72仅在图3中如此指定以便在其它图中清楚。在一个实施例中，径向外部二氧化硅70和径向内部二氧化硅72相对于彼此具有不同的成分，并且在一个此实施例中，不同成分的特征在于硼和磷中至少一者的浓度。仅作为一个具体的实例，径向内部二氧化硅72是bpsg，且径向外部二氧化硅70是未掺杂的二氧化硅。
23.参考图4，在下堆叠18l上方已经形成包括竖直交替的上绝缘性层面20u*(替代地称为上第二层面)和上导电层面22u*(替代地称为上第一层面)的上堆叠18u。上绝缘性层面20u*和上导电层面22u*可具有上文关于下绝缘层面20l*和下导电层面22l*描述的任何属性。实例上导电层面22u*包括第一材料26(例如，氮化硅)，其可完全或部分是牺牲材料。实例上绝缘性层面20u*展示为包括第二材料24，且上导电层面22u*展示为包括第一材料26，尽管当然可使用其它成分，并且不必与下堆叠18l中的成分相同。出于继续讨论的目的，上第一层面22u*可被视为包括下部上第一层面22ul，在一个实施例中，下部上第一层面22ul是上第一层面22u*中的最下部。上堆叠18u可具有最上层面，其是上第一层面22u*或上第二层面20u*。
24.下第二层面20l*的上部或上第二层面20u*的下部包括硅氧原子比大于0.5，并且在一个实施例中不大于1.0的非化学计量二氧化硅。在下部的上第二层面上方的较高的上第二层面20u*包括具有小于或等于0.5的硅-氧原子比的二氧化硅。此较高的上第二层面20u*可为化学计量的(即硅氧原子比为0.5)，或可为非化学计量的(即硅氧原子比小于0.5)。
25.在一个实施例中，下第二层面20l*的上部包括非化学计量二氧化硅，并且在一个此实施例中是最上部最下第二层面20lu。此在图中通过材料24中的轻点画举例说明，所述材料24与包括硅氧原子比小于或等于0.5的二氧化硅的材料24相比包括硅氧原子比大于0.5的非化学计量二氧化硅。无论如何，在一个实施例中，多个上部下第二层面20l*包括非化学计量二氧化硅(例如，在上部下第二层面20lu[未展示]下的一或多个层面20l并且其可或可不包含上部下第二层面20lu)。在一个实施例中，上第二层面20u*的下部包括非化学计量二氧化硅，并且在一个此实施例中是最下部上第二层面20ul。无论如何，在一个实施例中，多个下部上第二层面20u包括非化学计量二氧化硅(例如，在下部上第二层面20ul[未展示]上方的一或多个层面20u*并且其可或可不包含下部上第二层面20ul)。在一个实施例中，下第二层面20lu*的上部和上第二层中20u*的下部中的每一者包括非化学计量二氧化硅(并且其可包含上文刚刚陈述的属性中的任何一者)。
[0026]
穿过上第一层面22u*和上第二层面20u*上沟道开口蚀刻以停止在包括非化学计量二氧化硅的上部下第二层面或下部上第二层面上。图5和6展示上沟道开口39，其已经穿过上第一层面22u*和上第二层面20u*蚀刻以停止在上部下第二层面20lu上(即，其顶部或内部)，在此实例中，所述上部下第二层面20lu包括硅氧原子比大于0.5的非化学计量二氧化硅。在一个此实施例中，且如展示，将上沟道开口39蚀刻到止挡件(即，使用层面20lu的非化学计量二氧化硅作为蚀刻止挡件止挡蚀刻)会暴露牺牲材料59。在一个实施例中，且如展示，并且参照图7可最好地理解，个别上沟道开口39形成为具有平均纵向轴线85，所述平均纵向轴线85在上沟道开口39与下沟道开口25接合之处在竖直横截面(例如，图6的横截面)中相对于下部平均纵向轴线75横向偏移。替代地，平均纵向轴线85可相对于平均纵向轴线75成角度(而不是平角)。
[0027]
图8和9中展示关于构造10a的替代实例。酌情使用来自上述实施例的类似编号，其中一些构造差异用后缀“a”或用不同的编号指示。图8展示穿过上第一层面22u*和上第二层面20u*蚀刻上沟道开口39以停止在下部上第二层面20ul上(即，其顶部或内部)，在此实例中，下部上第二层面20ul包括硅氧原子比大于0.5的非化学计量二氧化硅。借此，将上沟道开口39蚀刻到止挡件(即，使用层面20ul的非化学计量二氧化硅作为蚀刻止挡件止挡蚀刻)不会暴露牺牲材料59。图9展示随后蚀刻穿过下部上第二层面20ul(和穿过直接在其下方的上第一层面22u)，以暴露牺牲材料59。可使用本文中关于其它实施例展示和/或描述的任何其它(若干)属性或(若干)方面。
[0028]
参考图10和11，回到构造10，牺牲材料59(即，至少一些)已经通过上沟道开口39从个别下沟道开口25移除(例如，通过蚀刻)。例如，在存在材料70、71和72的情况下，材料70和/或71中的一些可保留(未展示)以促进晶体管材料的形成(下文描述)。
[0029]
晶体管沟道材料可沿着绝缘性层面及导电层面竖向形成在个别沟道开口中，因此包括个别沟道材料串，个别沟道材料串与导体层面中的导电材料直接电耦合。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向介于栅极区与沟道材料之间的存储器结构。在一个此实施例中，存储器经形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)及绝缘性电荷通过材料。个别存储器单元的存储材料(例如，浮动栅极材料(例如掺杂或未掺杂硅)或电荷捕获材料(例如氮化硅、金属点等))竖向沿着电荷阻挡区中的个别者。绝缘性电荷通过材料(例如，具有夹置在两个绝缘体氧化物[例如，二氧化
硅]之间的含氮材料[例如，氮化硅]的带隙工程设计结构)横向介于沟道材料与存储材料之间。
[0030]
图12到15展示其中电荷阻挡材料30、存储材料32及电荷通过材料34已竖向沿着绝缘性层面20*及导电层面22*形成在个别上沟道开口39和下沟道开口25中的一个实施例。晶体管材料30、32及34(例如，存储器单元材料)可通过(例如)将其相应薄层沉积在上堆叠18u上方及个别沟道开口39和25内，接着将此至少平坦化回到上堆叠18u的顶部表面而形成。
[0031]
沟道材料36也已经竖向沿着绝缘性层面20u*/20l*和导电层面22u*/22l*形成在沟道开口39/25中，因此包括沟道开口39/25中的个别可操作沟道材料串53。在一个实施例中，沟道材料串53具有沿着其的存储器单元材料(例如，30、32和34)，并且具有水平介于紧邻的沟道材料串53之间的第二层面材料(例如，24)。归因于比例，材料30、32、34及36在图11及12中共同展示为材料37且仅指示为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多个硅、锗及所谓的iii/v族半导体材料(例如，gaas、inp、gap及gan)。材料30、32、34及36中的每一者的实例厚度为25到100埃。可进行冲孔蚀刻，以从下沟道开口25(未展示)的基底移除材料30、32及34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导体材料17。此冲孔蚀刻可关于材料30、32及34中的每一者单独发生(如展示)，或可关于仅一些材料发生(未展示)。替代地，且仅通过实例，可不进行冲孔蚀刻，并且沟道材料36可仅通过单独导电互连件(尚未展示)直接电耦合到导体层面16的导体材料17。沟道开口39/25展示为包括径向中心固体电介质材料38(例如，旋涂式电介质、二氧化硅及/或氮化硅)。替代地，且仅通过实例，沟道开口39/25内的径向中心部分可包含(若干)空隙空间(未展示)及/或不含固体材料(未展示)。
[0032]
参考图16和17，水平伸长的上沟槽40u已经形成到下沟槽40l，且接着牺牲材料59(未展示)已经从那里移除(例如，通过选择性蚀刻)。
[0033]
参考图18和19，第一层面22*中的第一层面材料26(未展示)已相对于第二层面20*中的第二层面材料24穿过沟槽40u/40l选择性地各向同性蚀刻(例如，使用液体或蒸气h3po4作为主要蚀刻剂，其中材料26包括氮化硅，且暴露的其它材料包括一或多种氧化物或多晶硅)。
[0034]
参考图20到26，传导材料48已经沉积到沟槽40u/40l中以填充来源于移除材料26的导电层面22*中的体积。此后，此已从沟槽40u/40l中移除，从而形成个别的导电线29(例如，字线)和个别的晶体管和/或存储器单元56的竖向延伸的串49。
[0035]
在形成传导材料48之前可形成薄绝缘性衬层(例如，al2o3且未展示)。晶体管及/或存储器单元56的大致位置在图24中用括号指示，且一些在图20到23及25中用虚线轮廓指示，其中在所描绘的实例中，晶体管及/或存储器单元56是基本上圆环状或环形的。替代地，晶体管及/或存储器单元56可不相对于个别沟道开口39/25完全包围，使得每一沟道开口39/25可具有两个或更多个竖向延伸的串49(例如，围绕个别导电层面中的个别沟道开口的多个晶体管及/或存储器单元，其中个别导电层面中的每个沟道开口可能具有多个字线，且未展示)。传导材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的终端端部50(图24)。在所描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32及34可被视为横向介于控制栅极区域52与沟道材料36之间的存储器结构65。在一个实施例中，且如关于实例“后栅极”处理展示，在形成沟道开口39/25及/或沟槽40u/
40l后形成导电层面22u/22l的传导材料48。替代地，例如关于“先栅极”处理，导电层面的传导材料可在形成沟道开口39/25及/或沟槽40u/40l(未展示)前形成。
[0036]
电荷阻挡区(例如，电荷阻挡材料30)介于存储材料32与个别控制栅极区52之间。电荷阻挡可在存储器单元中具有下列功能：在编程模式中，电荷阻挡可防止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕获材料等)朝向控制栅极，且在擦除模式中，电荷阻挡可防止电荷载子从控制栅极流入存储材料中。因此，电荷阻挡可用来阻挡个别存储器单元的控制栅极区域与存储材料之间的电荷迁移。如展示的实例电荷阻挡区包括绝缘体材料30。通过进一步实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料是绝缘性的(例如，在绝缘性存储材料32与传导材料48之间没有任何不同成分材料的情况下)。无论如何，作为额外实例，在没有任何单独成分绝缘体材料30的情况下，控制栅极的存储材料与导电材料的界面可足以充当电荷阻挡区。此外，传导材料48与材料30(当存在时)的界面与绝缘体材料30组合可一起充当电荷阻挡区，且替代地或另外可作为绝缘性存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化铪硅及二氧化硅的一或多者。
[0037]
中介材料57已经形成在沟槽40u/40l中，并由此横向地在横向紧邻的存储器块58之间且纵向地沿着所述存储器块58。中介材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此可包含绝缘性、半导电和传导材料的一或多者，且无论如何，可促进防止导电层面22在成品电路系统构造中彼此短接。实例绝缘性材料是sio2、si3n4、al2o3和未掺杂多晶硅的一或多者。中介材料57可包含穿阵列通路(未展示)。
[0038]
在一些实施例中，构造10可被视为包括第一区(例如，如图20到22所展示)和第一区旁边的第二区70(例如，如图26所展示)。第二区70可横向接触第一区(未展示)，或可与第一区横向隔开(例如，与之横向紧邻但不接触，或与之横向远离且不接触)。第二区70可在一或多个存储器块(未展示)内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图20到22中的堆叠18*)和第二竖直堆叠(例如，第二区70中的堆叠18*)，其中第二堆叠包括上部分18u和下部分18l。
[0039]
本文中关于其它实施例展示和/或描述的任何其它(若干)属性或(若干)方面可用于所展示的实施例中且参考上述实施例描述。
[0040]
替代实施例构造可来源于上文描述的方法实施例或其它实施例。无论如何，本发明的实施例涵盖独立于制造方法的包括存储器阵列的集成电路系统。但是，此集成电路系统和存储器阵列可具有本文在方法实施例中描述的任一属性。同样地，上述方法实施例可并入、形成和/或具有关于装置实施例描述的属性中的任一者。
[0041]
在一个实施例中，包括包含存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的集成电路系统(例如，10)包括在下堆叠(例如，18l)正上方的上堆叠(例如，18u)。下堆叠包括竖直交替的下导电层面(例如，22l*)和下绝缘性层面(例如，20l*)。上堆叠包括竖直交替的上导电层面(例如，22u*)和上绝缘性层面(例如，20u*)。下绝缘性层面的上部或上绝缘性层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅。在所述下部上绝缘性层面上方的上绝缘性层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过上堆叠和下堆叠，包含穿过非化学计量二氧化硅。可使用本文中关于其它实施例展示和/或描述的任何其它(若干)属性或(若
干)方面。
[0042]
在一个实施例中，包括包含存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的集成电路系统(例如，10)包括横向间隔的存储器块(例如，58)，所述存储器块个别地包括第一竖直堆叠(例如，图22中的18*)，所述第一竖直堆叠包括交替的绝缘性层面(例如，20*)和导电层面(例如，22*)。包括沟道材料串(例如53)的存储器单元(例如56)的串(例如49)延伸穿过绝缘性层面和导电层面。导电层面个别地包括水平伸长的导电线(例如，29)。第二竖直堆叠(例如，图26中的18*)在第一竖直堆叠旁边。第二竖直堆叠包括上部分(例如，18u)和下部分(例如，18l)。上部分包括相对于彼此具有不同成分的交替的上第一绝缘层面(例如22u*)和上第二绝缘层面(例如20u*)。下部分包括相对于彼此具有不同成分的下第一绝缘层面(例如22l*)和下第二绝缘层面(例如20l*)。下第二绝缘层面的上部或上第二绝缘层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅。在所述下部上第二绝缘层面上方的上第二绝缘层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅。可使用本文中关于其它实施例展示和/或描述的任何其它(若干)属性或(若干)方面。
[0043]
上述(若干)处理或(若干)构造可被视为相对于组件阵列，所述组件阵列作为底层基底衬底上方或作为所述衬底的部分的此类组件的单个堆叠或单个层叠形成或在所述堆叠或层叠内形成(尽管单个堆叠/层叠可具有多个层面)。用于操作或存取阵列内的此类组件的控制件及/或其它外围电路系统也可作为成品构造的部分形成在任何位置，且在一些实施例中可在阵列下方(例如，阵列下方cmos)。无论如何，可在图中展示或上文描述的(若干)堆叠/(若干)层叠上方及/或下方提供或制造一或多个额外此类(若干)堆叠/(若干)层叠。此外，组件的(若干)阵列可在不同堆叠/层叠中相对于彼此相同或不同，且不同堆叠/层叠可具有相对于彼此相同或不同的厚度。中介结构可设置在竖直紧邻堆叠/层叠(例如，额外电路系统及/或电介质层)之间。同样地，不同堆叠/层叠可相对于彼此电耦合。多个堆叠/层叠可单独且循序制造(例如一个叠在另一个上)，或两个或更多个堆叠/层叠可基本上同时制造。
[0044]
上文论述的组合件及结构可用于集成电路/电路系统中且可并入电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为大范围的系统中的任一者，例如，摄像机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
[0045]
在此文献中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下”、“下面”、“向上”及“向下”一般参考竖直方向。“水平”指代沿主衬底表面的大体方向(即，在10度以内)且可相对于在制造期间处理衬底的方向，且竖直是与水平大体正交的方向。对“完全水平”的引用是沿主衬底表面的方向(即，与其未成角度)且可相对于在制造期间处理衬底的方向。此外，如本文中使用的“竖直”及“水平”是相对于彼此的大体垂直方向且独立于衬底在三维空间中的定向。另外，“竖向延伸”及“在竖向上延伸”是指从完全水平偏离至少45
°
的方向。此外，相对于场效应晶体管“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者是参考晶体管的沟道长度的定向，在操作中，电流沿所述定向在源极/漏极区域之间流动。对于双极结型晶体管，“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者是参考基底长度的定向，在操作中，电流沿所述
定向在射极与集电极之间流动。在一些实施例中，在竖向延伸的任何组件、特征及/或区域竖直地延伸或在竖直的10
°
内延伸。
[0046]
此外，“在
…
正上方”、“在
…
正下方”及“在
…
正下”要求两个所述区域/材料/组件相对于彼此至少有一些横向重叠(即，水平地)。并且，使用前面未加“正”的“在
…
上方”仅要求所述区域/材料/组件在另一区域/材料/组件上方的某部分在所述另一区域/材料/组件竖向外部(即，与两个所述区域/材料/组件是否存在任何横向重叠无关)。类似地，使用前面未加“正”的“在
…
下方”及“在
…
下”仅要求所述区域/材料/组件在另一区域/材料/组件下方/下的某部分在所述另一区域/材料/组件竖向内部(即，与两个所述区域/材料/组件是否存在任何横向重叠无关)。
[0047]
本文中描述的材料、区域及结构中的任一者可为均质的或非均质的，且无论如何可在此上覆的任何材料上方连续或不连续。在为任何材料提供一或多个实例成分的情况下，所述材料可包括此(类)一或多个成分、基本上由所述成分构成或由所述成分构成。此外，除非另有陈述，否则可使用任何适合的现有或尚待开发的技术形成每一材料，实例为原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
[0048]
另外，“厚度”本身(之前没有方向形容词)被定义为从不同成分的紧邻材料或紧邻区域的最靠近表面垂直通过给定材料或区域的平均直线距离。另外，本文中描述的各种材料或区域可具有大体上恒定厚度或可变厚度。如果具有可变厚度，那么厚度是指平均厚度，除非另有指示，且此材料或区域将归因于厚度可变而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同成分”仅要求可彼此直接抵靠的两个所述材料或区域的所述部分在化学及/或物理上不同(例如，如果此类材料或区域并非均质的)。如果两个所述材料或区域未彼此直接抵靠，那么“不同成分”仅要求两个所述材料或区域彼此最靠近的所述部分在化学及/或物理上不同(如果此类材料或区域并非均质的)。在本文献中，在材料、区域或结构相对于彼此存在至少某一物理触碰接触时，所述材料、区域或结构“直接抵靠”另一者。相比之下，前面未加“直接”的“在
…
上方”、“在
…
上”、“邻近”、“沿”及“抵靠”涵盖“直接抵靠”以及其中(若干)中介材料、(若干)区域或(若干)结构导致所述材料、区域或结构相对于彼此未物理触碰接触的构造。
[0049]
在本文中，如果在正常操作中，电流能够从区域-材料-组件中的一者连续流动到另一者且在充分产生亚原子正电荷及/或负电荷时主要通过亚原子正电荷及/或负电荷的移动进行此流动，那么区域-材料-组件彼此“电耦合”。另一电子组件可在区域-材料-组件之间且可电耦合到区域-材料-组件。相比之下，当区域-材料-组件被称为“直接电耦合”时，直接电耦合的区域-材料-组件之间没有中介电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、保险丝等)。
[0050]
在本文献中，使用“行”及“列”是为了方便区分一系列或定向的特征与另一系列或定向的特征且沿着其已经形成或可形成组件。“行”及“列”关于任何系列区域、组件及/或特征同义地使用而与功能无关。无论如何，行可为笔直的及/或弯曲的及/或相对于彼此平行及/或不平行，列也可如此。此外，行及列可相对于彼此按90
°
或一或多个其它角度(即，除了平角外)相交。
[0051]
本文的导电性/导体/传导材料中的任一者的成分可为金属材料及/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两个或更多个元素金属的任一混合物
或合金及任何一或多种导电金属化合物中的任一者或组合。
[0052]
本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积及/或形成(forming/formation)的“选择性”的任何使用是一种所述材料相对于另一所述材料以按体积计至少2:1的速率如此动作的动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是对于至少前75埃的沉积、生长或形成以按体积计至少2:1的速率相对于另一所述材料或若干材料沉积、生长或形成一种材料。
[0053]
除非另有指示，否则本文中“或”的使用涵盖任一者及两者。
[0054]
结论
[0055]
在一些实施例中，一种用于形成包括存储器单元的串的存储器阵列的方法包括在下堆叠的正上方形成上堆叠。下堆叠包括竖直交替的下第一层面和下第二层面。上堆叠包括竖直交替的上第一层面和上第二层面。下沟道开口延伸穿过下第一层面和下第二层面。下沟道开口在其中具有牺牲材料。下第二层面的上部或上第二层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅。在所述下部的上第二层面上方的上第二层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅。穿过上第一层面和上第二层面蚀刻上沟道开口，以停止在所述上部下第二层面或所述下部上第二层面上。在停止之后，从下沟道开口移除牺牲材料，并且在上沟道开口和下沟道开口中形成沟道材料串。
[0056]
在一些实施例中，一种包括包含存储器单元的串的存储器阵列的集成电路系统包括在下堆叠的正上方的上堆叠。下堆叠包括竖直交替的下导电层面和下绝缘性层面。上堆叠包括竖直交替的上导电层面和上绝缘性层面。下绝缘性层面的上部或上绝缘性层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅。在所述下部上绝缘性层面上方的上绝缘性层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅。存储器单元的沟道材料串延伸穿过上堆叠和下堆叠，包含穿过非化学计量二氧化硅。
[0057]
在一些实施例中，一种包括包含存储器单元的串的存储器阵列的集成电路系统包括横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘性层面和导电层面。存储器单元的串包括延伸穿过绝缘性层面和导电层面的沟道材料串。导电层面个别地包括水平伸长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部和下部。上部分包括相对于彼此具有不同成分的交替的上第一绝缘层面和上第二绝缘层面。下部分包括相对于彼此具有不同成分的下第一绝缘层面和下第二绝缘层面。下第二绝缘层面的上部或上第二绝缘层面的下部包括硅氧原子比大于0.5的非化学计量二氧化硅。在所述下部上第二绝缘层面上方的上第二绝缘层面的较高部包括硅氧原子比小于或等于0.5的二氧化硅。
[0058]
根据法规，本文中所揭示的标的物已用或多或少特定于结构及方法特征的语言进行描述。然而，应理解，权利要求书不限于所展示及所描述的特定特征，因为本文中所揭示的部件包括实例实施例。因此，权利要求书应按字面意义被赋予全范围，且应根据等效原则适当地解释。