半导体器件和包括该半导体器件的海量数据存储系统的制作方法

半导体器件和包括该半导体器件的海量数据存储系统
1.相关申请的交叉引用
2.本技术要求2020年10月30日在韩国知识产权局(kipo)递交的韩国专利申请no.10-2020-0142898的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本发明构思的实施例涉及一种半导体器件和包括该半导体器件的海量数据存储系统。


背景技术：

4.电子系统可以包括存储大量数据的高容量半导体器件。因此，已经研究了增加高容量半导体器件的数据存储容量的方法。例如，可以使用包括可以三维堆叠的存储单元的半导体器件。
5.随着半导体器件中存储单元的堆叠的数量的增加，用于施加电信号的布线的数量也增加，因此，可以实现有效布置布线的方法。


技术实现要素：

6.示例实施例提供了一种具有改进特性的半导体器件。
7.示例实施例提供了一种包括具有改进特性的半导体器件的海量数据存储系统。
8.根据本发明构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、无源器件、栅电极结构、通道和上基板。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。无源器件可以形成在上接合图案上，并且可以包括导电材料且接触上接合图案中的一个。栅电极结构可以形成在无源器件上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级向最上层级增加。通道可以延伸穿过栅电极结构的至少一部分。上基板可以形成在通道上。
9.根据本发明构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、第一布线、栅电极结构、通道和上基板。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。第一布线可以形成在上接合图案上，并且可以接触所述上接合图案中的上接合图案。栅电极结构可以形成在第一布线上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级
向最上层级增加。通道可以延伸穿过栅电极结构的至少一部分。上基板可以形成在通道上。所述下电路图案中的下电路图案可以分别通过第一布线、所述上接合图案中的上接合图案以及所述下接合图案中的与所述上接合图案中的所述上接合图案接触的下接合图案而彼此电连接。
10.根据本发明构思的一方面，提供了一种半导体器件。半导体器件可以包括上基板、上基板下方的存储单元、存储单元下方的无源器件、无源器件下方的上接合图案、分别在上接合图案下方且接触上接合图案的下接合图案、分别在下接合图案下方且电连接到下接合图案的晶体管以及晶体管下方的下基板。无源器件可以接触上接合图案中的一个以电连接到晶体管中的一个。
11.根据本发明构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、无源器件、第一布线、第二布线、位线、栅电极结构、存储通道结构、上基板和csl接触插塞。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。无源器件可以形成在上接合图案上，并且可以包括导电材料且接触上接合图案中的一个。第一布线可以形成在与无源器件相同的高度处，并且可以与无源器件间隔开且接触上接合图案中的一个。第二布线可以形成在与无源器件相同的高度处，并且可以与无源器件和第一布线间隔开，并且接触上接合图案中的一个。位线可以形成在第一布线上并电连接到第一布线。栅电极结构可以形成在位线上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级向最上层级增加。存储通道结构可以延伸穿过栅电极结构的至少一部分，并且可以包括填充图案、填充图案的侧壁上的通道、通道的外侧壁上的电荷存储结构、以及位于通道和填充图案的下表面上并接触电荷存储结构的内侧壁的覆盖图案。上基板可以形成在存储通道结构上。csl接触插塞可以从上基板的下表面沿第一方向延伸，并且可以电连接到第二布线。
12.根据本发明构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、有源器件、栅电极结构、通道和上基板。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。有源器件可以形成在上接合图案上，并且可以接触上接合图案中的一个并用作存储单元。栅电极结构可以形成在有源器件上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级向最上层级增加。通道可以延伸穿过栅电极结构的至少一部分。上基板可以形成在通道上。
13.根据本发明构思的一方面，提供了一种海量数据存储系统。海量数据存储系统可以包括半导体器件和控制器。半导体器件可以具有上基板、上基板下方的存储单元、存储单元下方的无源器件、无源器件下方的上接合图案、分别在上接合图案下方且接触上接合图案的下接合图案、分别在下接合图案下方并接触下接合图案的下电路图案、下电路图案下
方的下基板、以及电连接到下电路图案的输入/输出焊盘。无源器件可以接触上接合图案中的一个以电连接到下电路图案中的一个。控制器可以通过输入/输出焊盘电连接到半导体器件，并且可以控制半导体器件。
14.在根据示例实施例的半导体器件中，诸如电容器的无源器件没有形成在附加区域中，而是可以形成在与其他布线相同的层级处，从而可以提高半导体器件的集成度。
附图说明
15.通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其他特征将变得更显然，在附图中：
16.图1是示出根据示例实施例的包括半导体器件的电子系统的示意图。
17.图2是示出根据示例实施例的包括半导体器件的电子系统的示意性透视图。
18.图3是示出根据示例实施例的包括半导体器件的半导体封装的示意性截面图。
19.图4至图23是示出根据示例实施例的制造竖直存储器件的方法的平面图和截面图。
20.图24和图25是示出根据示例实施例的半导体器件并可以分别对应于图22和图23的截面图的截面图。
21.图26是示出根据示例实施例的包括在半导体器件中的第五布线的布局的平面图。
22.图27是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。
23.图28是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。
24.图29是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。
25.图30是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。
26.图31是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。
具体实施方式
27.下文将参照附图更全面地描述根据示例实施例的半导体器件、制造半导体器件的方法和包括半导体器件的电子系统(例如，海量数据存储系统)的上述和其他方面和特征。贯穿附图的相同附图标记可以表示相同元件。
28.将理解，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分加以区分。因此，在不脱离本发明构思的教导的前提下，以下描述的第一元件、组件、区域、层或部分也可以被称作第二或者第三元件、组件、区域、层或部分。
29.除非上下文明确地给出相反的指示，否则如在本文中所使用的单数形式“一”、“一个”和“该”旨在还包括复数形式。
30.为了便于描述，在本文中可以使用诸如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等的空间相对术语，以描述如在附图中示出的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。将理解的是，空间相对术语除了包括附图中示出的定向之外，还意在包含设备在使用或操作中的不同定向。例如，如果附图中的设备被翻转，则被描述为在其他元件或者特征“之下”或者“下方”或者“下面”的元件将被定向在该其他
元件或者特征“之上”。因此，示例性术语“之下”和“下面”可以涵盖之上和之下这两种定向。
31.应当理解，当诸如膜、区域、层或元件的组件被称为在另一组件“上”、“连接到”、“耦合到”或“邻近”另一组件时，它可以直接在该另一组件上、连接到、耦合到或邻近该另一组件，或者可以存在中间组件。还将理解，当组件被称为在两个组件“之间”时，其可以是两个组件之间的唯一组件，或者也可以存在一个或多个中间组件。还应当理解，当一个组件被称为“覆盖”另一个组件时，它可以是覆盖该另一个组件的唯一组件，或者一个或多个中间组件也可以覆盖该另一个组件。用于描述组件之间关系的其他词语应以类似的方式来解释。
32.在本文中，当两个或更多个元件或值被描述为彼此基本相同或大约相等时，应理解，这些元件或值彼此相同，这些元件或值在测量误差内彼此相等，或者如果在测量上不相等，则在值上足够接近以在功能上彼此相等，如本领域普通技术人员将理解的。例如，考虑到所讨论的测量以及与特定量的测量相关的误差(例如，测量系统的限制)，本文所用的术语“大约”包括规定的值，并意味着在由本领域普通技术人员确定的针对特定值的可接受偏差范围内。例如，“大约”可表示在本领域普通技术人员所理解的一个或多个标准偏差内。此外，应理解，虽然本文可能将参数描述为具有“大约”特定值，但是根据示例实施例，参数可以精确地是该特定值或者在测量误差内大致是该特定值，如本领域普通技术人员将理解的。
33.将进一步理解，当将两个组件或方向描述为基本彼此平行或垂直地延伸时，这两个组件或方向精确地彼此平行或垂直地延伸，或者在测量误差内大致地彼此平行或垂直地延伸，如本领域普通技术人员将理解的。
34.图1是示出根据示例实施例的包括半导体器件的电子系统的示意图。
35.参照图1，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备或者包括存储设备的电子设备。例如，电子系统1000可以是固态驱动器(ssd)设备、通用串行总线(usb)、计算系统、医疗设备或可以包括一个或多个半导体器件1100的通信设备。
36.半导体器件1100可以是非易失性存储器件，例如将参照图22至图29描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括位线bl、公共源极线csl、位于位线bl和公共源极线csl之间的字线wl、第一和第二上栅极线ul1和ul2、第一和第二下栅极线ll1和ll2以及存储单元串cstr的存储单元结构。
37.在第二结构1100s中，存储单元串cstr中的每个可以包括在公共源极线csl附近的下晶体管lt1和lt2、在位线bl附近的上晶体管ut1和ut2以及位于下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数量和上晶体管ut1和ut2的数量可以根据示例实施例变化。
38.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，而下晶体管lt1和lt2可以包括地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以分别是存储单元晶体管mct的栅电极，并且上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
39.在示例实施例中，下晶体管lt1和lt2可以包括可以彼此串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可以用于通过栅极感应漏极泄漏(gidl)现象擦除存储在存储单元晶体管mct中的数据的擦除操作中。
40.公共源极线csl、第一和第二下栅极线ll1和ll2、字线wl以及第一和第二上栅极线ul1和ul2可以通过第一结构1100f中的延伸到第二结构1110s的第一连接布线1115电连接到解码器电路1110。位线bl可以通过第一结构1100f中的延伸到第二结构1100s的第二连接布线1125电连接到页缓冲器1120。
41.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个选定存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过第一结构1100f中的延伸到第二结构1100s的输入/输出连接布线1135电连接到逻辑电路1130。
42.控制器1200可以包括处理器1210、nand控制器1220和主机接口(host i/f)1230。电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
43.处理器1210可以控制包括控制器1200的电子系统1000的操作。处理器1210可以由固件操作，并且可以控制nand控制器1220访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口(nand i/f)1221。通过nand接口1221，可以传递用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管mct中的数据、要从半导体器件1100的存储单元晶体管mct读取的数据等。主机接口1230可以实现电子系统1000和外部主机(例如，设置在电子系统1000外部的主机)之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
44.图2是示出根据示例实施例的包括半导体器件的电子系统的示意性透视图。
45.参照图2，电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(dram)设备2004。半导体封装2003和dram设备2004可以通过主基板2001上的布线图案2005连接到控制器2002。
46.主基板2001可以包括具有连接到外部主机的多个引脚的连接器2006。连接器2006中的多个引脚的数量和布局可以根据电子系统2000和外部主机之间的通信接口而改变。在示例实施例中，电子系统2000可以根据usb、外围组件互连快速(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等接口中的一个与外部主机通信。在示例实施例中，电子系统2000可以由从外部主机通过连接器2006提供的电源来操作。电子系统2000还可以包括用于将从外部主机提供的电源分配给控制器2002和半导体封装2003的电源管理集成电路(pmic)。
47.控制器2002可以在半导体封装2003中写入数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
48.dram设备2004可以是用于减小存储数据的半导体封装2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的dram设备2004可以用作高速缓存存储器，并
且可以在对半导体封装2003的控制操作期间提供用于临时存储数据的空间。如果电子系统2000包括dram设备2004，则除了用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram设备2004的dram控制器。
49.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以各自包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装基板2100、半导体芯片2200、设置在半导体芯片2200下方的接合层2300、将半导体芯片2200和封装基板2100电连接的连接结构2400、以及覆盖封装基板2100上的半导体芯片2200和连接结构2400的模制层2500。
50.封装基板2100可以是包括封装上焊盘2130的印刷电路板(pcb)。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅电极结构3210、延伸穿过栅电极结构3210的存储通道结构3220和用于分割栅电极结构3210的分割结构3230。每个半导体芯片2200可以包括将参照图22至图29描述的半导体器件。
51.在示例实施例中，连接结构2400可以是用于将输入/输出焊盘2210和封装上焊盘2130电连接的接合线。因此，在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。替代地，在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构(而不是通过接合线方法的连接结构2400)彼此电连接。
52.在示例实施例中，控制器2002和半导体芯片2200可以被包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的中介层基板上，并且控制器2002和半导体芯片2200可以通过中介层基板上的布线相互连接。
53.图3是示出根据示例实施例的可以包括半导体器件的半导体封装的示意性截面图。图3示出了图2中所示的半导体封装2003的示例实施例，并且示出了沿图2中的半导体封装2003的线i-i’截取的截面。
54.参照图3，在半导体封装2003中，封装基板2100可以是pcb。封装基板2100可以包括基板主体部分2120、在基板主体部分2120的上表面上的上焊盘2130(参照图2)、在基板主体部分2120的下表面上或通过基板主体部分2120的下表面暴露的下焊盘2125以及用于在基板主体部分2120的内部将上焊盘2130和下焊盘2125电连接的内布线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到电子系统2000中的主基板2001的布线图案2005，如图2所示。
55.每个半导体芯片2200可以包括半导体基板4010、在半导体基板4010上的第一结构4100以及在第一结构4100上并通过晶片接合方法与第一结构4100接合的第二结构4200。第一结构4100可以包括其中可以形成外围电路布线4110和第一接合结构4150的外围电路区域。第二结构4200可以包括公共源极线4205、位于公共源极线4205和第一结构4100之间的栅电极结构4210、延伸穿过栅电极结构4210的存储通道结构4220和分割结构3230(参照图2)以及电连接到存储通道结构4220和栅电极结构4210的字线wl(参照图1)的第二接合结构4250。举例来说，第二接合结构4250可以分别通过电连接到存储通道结构4220的位线4240
和电连接到字线wl(参照图1)的栅极连接布线4235电连接到存储通道结构4220和字线wl(参照图1)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接触以彼此接合。第一接合结构4150和第二接合结构4250可以包括例如铜。第二结构4200还可以包括图22至图29所示的第一导电图案492和/或第二导电图案493。
56.每个半导体芯片2200还可以包括电连接到第一结构4100的外围电路布线4110的输入/输出焊盘2210(参照图2)。
57.图3的半导体芯片2200可以以接合线方法通过连接结构2400彼此电连接。然而，在示例实施例中，同一半导体封装中的半导体芯片(诸如图3的半导体芯片2200)可以通过包括tsv的连接结构彼此电连接。
58.图4至图23是示出根据示例实施例的制造竖直存储器件的方法的平面图和截面图。例如，图5、图8、图11至图14、图16、图18和图22分别为沿对应平面图的线a-a
′
截取的截面图，图6、图9、图17、图19和图23分别为沿对应平面图的线b-b
′
截取的截面图。图20和图21是第二基板的截面图。
59.半导体器件可以对应于图1的半导体器件1100以及图2和图3的半导体芯片2200。
60.在下文中，基本上垂直于第一基板的上表面的方向可以被定义为第一方向d1，并且基本上平行于第一基板的上表面且彼此相交的两个方向可以分别被定义为第二方向d2和第三方向d3。在示例实施例中，第二方向d2和第三方向d3可以基本上彼此垂直。
61.参照图4至图6，牺牲层结构140和支撑层150可以形成在第一基板100上，并且绝缘层160和第四牺牲层170可以交替地且重复地堆叠在支撑层150上以形成模具层。
62.第一基板100可以包括例如硅、锗、硅-锗或诸如gap、gaas、gasb等的iii-v族化合物。在一些实施例中，第一基板100可以是绝缘体上硅(soi)基板或者绝缘体上锗(goi)基板。
63.在示例实施例中，n型杂质(例如磷、砷等)可以被掺杂到第一基板100中，因此，第一基板100可以用作与第一基板100中所示的公共源极线(csl)相对应的公共源极板。
64.第一基板100可以包括第一区域i、第二区域ii和第三区域iii。第一区域i可以是其中可以形成存储单元的单元阵列区域，第二区域ii可以至少部分地围绕第一区域i并且可以是其中可以形成用于将电信号传输到存储单元的接触插塞的焊盘区域或延伸区域。第三区域iii可以至少部分地围绕第二区域ii，并且可以是其中可以形成用于将电信号施加到存储单元的外围电路的外围电路区域。
65.牺牲层结构140可以包括沿第一方向d1顺序堆叠的第一牺牲层110、第二牺牲层120和第三牺牲层130。第一牺牲层110和第三牺牲层130可以包括氧化物，例如氧化硅，而第二牺牲层120可以包括氮化物，例如氮化硅。可以形成延伸穿过暴露第一基板100的上表面的牺牲层结构140的第一凹陷。
66.支撑层150可以包括相对于第一至第三牺牲层110、120和130具有蚀刻选择性的材料，例如掺杂有n型杂质的多品硅。在一些实施例中，支撑层150可以通过如下操作来形成：沉积掺杂有n型杂质的非晶硅，并且通过热处理工艺或者通过其他层的后续沉积工艺使非晶硅结晶，使得支撑层150可以包括掺杂有n型杂质的多晶硅。
67.支撑层150可以在牺牲层结构140和第一基板100的由第一凹陷暴露的上表面上具有均匀的厚度，并且支撑层150的在第一凹陷中的部分可以被称为支撑图案。
68.绝缘层160可以包括氧化物，例如氧化硅，而第四牺牲层170可以包括相对于绝缘层160具有蚀刻选择性的材料，例如诸如氮化硅的氮化物。
69.图5显示出包括分别堆叠了14层级和13层级的绝缘层160和第四牺牲层170的模制层。然而，本发明构思的实施例不限于此。例如，在一些实施例中，绝缘层160和第四牺牲层170可以分别被堆叠超过14层级和13层级。
70.可以在绝缘层160的最上面一层上形成光刻胶层，并且可以在光刻胶层上执行光刻工艺(photo process)以形成光刻胶图案。可以使用光刻胶图案作为蚀刻掩模来蚀刻绝缘层160中的最上面一层和第四牺牲层170中的最上面一层。因此，可以部分地暴露绝缘层160中的直接在第四牺牲层170的最上面一层的下方的一层。可以执行以给定比率减小光刻胶图案的面积的修整工艺，并且可以使用具有减小的面积的光刻胶图案来蚀刻绝缘层160中的最上面一层、第四牺牲层170中的最上面一层、绝缘层160中的暴露的一层、以及第四牺牲层170中的直接在绝缘层160中的暴露的一层的下方的一层。
71.可以交替地且重复地执行修整工艺和蚀刻工艺以形成具有阶梯形状的模具(mold)，该阶梯形状包括多个台阶层，每个台阶层可以包括顺序堆叠在第一基板100的第一区域i和第二区域ii中的一个第四牺牲层170和一个绝缘层160。在一些实施例中，每个台阶层在第二方向d2上的端部不与第一方向d1上的上面台阶层重叠以被暴露，这可以被称为“台阶”。在示例实施例中，模具的台阶可以形成在第一基板100的第二区域ii中，并且可以设置在第二方向d2和/或第三方向d3中的每一个上。
72.在一些实施例中，支撑层150的一部分不被模具覆盖，而是可以被暴露。
73.参照图7至图9，第一绝缘夹层310可以形成在第一基板100上以覆盖模具、支撑层150和牺牲层结构140，并且可以被平坦化直到暴露出模具的绝缘层160中的最上面一层的上表面。因此，模具的侧壁、支撑层150的上表面和侧壁以及牺牲层结构140的侧壁可以被第一绝缘夹层310覆盖。
74.可以穿过模具、支撑层150和牺牲层结构140形成通道孔180以暴露第一基板100的上表面。电荷存储结构层可以形成在通道孔180的侧壁、被通道孔180暴露的第一基板100的上表面、模具中的绝缘层160中的最上面一层以及第一绝缘夹层310上。通道层可以形成在电荷存储结构层上，并且填充层可以形成在通道层上以填充通道孔180。
75.通道层可以包括例如多晶硅，并且填充层可以包括氧化物，例如氧化硅。电荷存储结构层可以包括从通道孔180的内壁顺序堆叠的第一阻挡层、电荷存储层和隧道绝缘层。例如，第一阻挡层、电荷存储层和隧道绝缘层可以分别包括氧化物(例如氧化硅)、氮化物(例如氮化硅)和氧化物(例如氧化硅)。
76.填充层、通道层和电荷存储结构层可以被平坦化直到暴露出模具中的绝缘层160的最上表面的上表面，使得填充图案280、通道270和电荷存储结构260可以形成在通道孔180中。电荷存储结构260可以包括从通道孔180的内壁和第一基板100的上表面顺序堆叠的第一阻挡图案230、电荷存储图案240和隧道绝缘图案250。
77.在示例实施例中，填充图案280可以具有在第一方向d1上延伸的柱形状，通道270可以具有覆盖填充图案280的侧壁和下表面的杯状形状，并且电荷存储结构260可以具有覆盖通道270的外侧壁和下表面的杯状形状。
78.可以去除填充图案280和通道270的上部以形成沟槽，并且可以形成覆盖图案290
以填充该沟槽。在示例实施例中，覆盖图案290可以包括例如掺杂有杂质的多品硅或掺杂有杂质的非品硅，并且在覆盖图案290包括掺杂有杂质的非晶硅的实施例中，可以进一步执行结晶工艺。
79.填充图案280、通道270、电荷存储结构260和覆盖图案290可以形成具有柱形状的可以对应于图2和图3所示的存储通道结构3220和4220的存储通道结构490。在示例实施例中，多个存储通道结构490可以在第二方向d2和第三方向d3中的每一个上彼此间隔开。此外，每个存储通道结构490可以具有从其顶部向底部逐渐减小的宽度。
80.参照图10，第一绝缘夹层310以及绝缘层160和第四牺牲层170中的一些层可以被蚀刻以形成在第二方向d2上延伸的第一开口，并且第一分割图案320可以形成在第一开口中。
81.第一分割图案320可以在第一基板100的第一区域i和第二区域ii中沿第二方向d2延伸，并且可以延伸穿过例如模具的上面两个台阶。因此，在模具的两个上层级处的第四牺牲层170可以在第三方向d3上被第一分割图案320分割。在示例实施例中，第一分割图案320可以延伸穿过一些存储通道结构490的上部。
82.第一分割图案320可以包括氧化物(例如氧化硅)或氮化物(例如氮化硅)。
83.参照图11，第二绝缘夹层330可以形成在第一绝缘夹层310和第一分割图案320上，并且第二开口340可以通过例如干蚀刻工艺穿过第一绝缘夹层310和第二绝缘夹层330以及模具而形成。
84.在示例实施例中，可以执行干蚀刻工艺直到暴露出支撑层150的上表面或支撑图案的上表面，并且支撑层150的上部或支撑图案的上部也可以在干蚀刻过程中被去除。在示例实施例中，第二开口340可以在第一基板100的第一区域i和第二区域ii中沿第二方向d2延伸，并且可以在第三方向d3上形成多个第二开口340。随着第二开口340的形成，模具的绝缘层160和第四牺牲层170可以被分割成均可以在第二方向d2上延伸的绝缘图案165和第四牺牲图案175。
85.间隔层可以形成在第二开口340和第二绝缘夹层330的侧壁上，并且可以被各向异性地蚀刻，从而可以去除间隔层的位于第二开口340的底部上的一部分以形成间隔物350。因此，可以部分暴露支撑层150和支撑图案。
86.暴露的支撑层150和支撑图案以及在其下方的牺牲层结构140的一部分可以被去除以向下扩大第二开口340。因此，第二开口340可以暴露第一基板100的上表面，并进一步延伸穿过第一基板100的上部。
87.在示例实施例中，间隔物350可以包括例如未掺杂的非晶硅或未掺杂的多晶硅。如果间隔物350包括未掺杂的非晶硅，则间隔物350可以通过在其他层的沉积工艺期间产生的热而结晶，以便包括未掺杂的多晶硅。
88.当牺牲层结构140被部分去除时，第二开口340的侧壁可以被间隔物350覆盖，因此，在示例实施例中，包括在模具中的绝缘图案165和第四牺牲图案175没有被去除。
89.参照图12，可以通过例如湿蚀刻工艺去除被第二开口340暴露的牺牲层结构140以形成第一间隙360。
90.可以使用例如氢氟酸或磷酸来执行湿蚀刻工艺。
91.随着第一间隙360的形成，可以暴露支撑层150的下部和第一基板100的在第二开
口340附近的上部。此外，电荷存储结构260的侧壁可以被第一间隙360部分地暴露，并且电荷存储结构260的暴露的侧壁也可以被去除以暴露通道270的外侧壁。因此，电荷存储结构260可以被分割为延伸穿过模具以覆盖通道270的外侧壁的一部分的上部和在第一基板100上覆盖通道270的下表面的下部。
92.在示例实施例中，当通过湿蚀刻工艺形成第一间隙360时，支撑层150和支撑图案没有被去除，因此模具不会倾斜或坍塌。
93.参照图13，在去除间隔物350之后，可以在第二开口340的侧壁上和第一间隙360中形成通道连接层，并且可以去除通道连接层的在第二开口340中的部分以在第一间隙360中形成通道连接图案370。
94.随着通道连接图案370的形成，在第三方向d3上相邻的第二开口340之间的通道270可以彼此连接。
95.通道连接图案370可以包括例如掺杂有n型杂质的非晶硅，并且可以稍后在其他沉积工艺期间结晶以包括掺杂有n型杂质的多晶硅。
96.气隙380可以形成在通道连接图案370中。
97.参照图14，可以去除被第二开口340暴露的第四牺牲图案175以在绝缘图案165之间形成第二间隙，并且第一阻挡图案230的外侧壁可以被第二间隙部分地暴露。
98.在示例实施例中，可以通过使用例如磷酸(h3po4)或硫酸(h2so4)的湿蚀刻工艺去除第四牺牲图案175。
99.第二阻挡层390可以形成在第一阻挡图案230的暴露的外侧壁、第二间隙的内壁、绝缘图案165的表面、支撑层150的侧壁和上表面、支撑图案的侧壁、通道连接图案370的侧壁、第一基板100的上表面和第二绝缘夹层330的上表面上，并且栅电极层可以形成在第二阻挡层390上。
100.在示例实施例中，第二阻挡层390可以包括金属氧化物，例如氧化铝、氧化铪、氧化锆等。栅电极层可以包括顺序堆叠的栅极阻挡层和栅极导电层。栅电极层可以包括低电阻金属(例如钨、钛、钽、铂等)，栅极阻挡层可以包括金属氮化物(例如氮化钛、氮化钽)等。
101.可以部分地去除栅电极层以在每个第二间隙中形成栅电极。在示例实施例中，可以通过湿蚀刻工艺部分地去除栅电极层。
102.在示例实施例中，栅电极可以在第二方向d2上延伸，并且多个栅电极可以在第一方向d1上彼此间隔开以形成栅电极结构。栅电极可以堆叠成如下阶梯形状：在第二方向d2上的延伸长度从最下层级向最上层级以阶梯方式减小。另外，可以在第三方向d3上形成多个栅电极结构。即，栅电极结构可以通过第二开口340在第三方向d3上彼此间隔开。
103.在示例实施例中，栅电极结构可以包括沿第一方向d1顺序堆叠的第一栅电极402、第二栅电极404和第三栅电极406。此外，第四栅电极可以进一步形成于在第三栅电极406之上或第一栅电极402之下的层级处，并且可以使用gidl现象执行主体擦除。栅电极结构可以对应于图2和图3所示的栅电极结构3210和4210。
104.在示例实施例中，第一栅电极402可以用作地选择线(gsl)，并且第三栅电极406可以用作串选择线(ssl)。在图14中，第一栅电极402形成在最下层级处，第三栅电极406形成在最上层级和自上而下的第二层级处。然而，本发明构思的实施例不限于此。例如，在一些实施例中，第一栅电极402和第三栅电极406中的每一个可以形成在一个或多个层级处。第
二栅电极404可以形成在第一栅电极402和第三栅电极406之间的多个层级处。
105.参照图15至图17，可以在第二阻挡层390上形成分隔层以填充第二开口340，并且可以平坦化分隔层的上部直到暴露出第二绝缘夹层330的上表面，以形成第二分割图案410。在平坦化工艺期间，可以去除第二阻挡层390的在第二绝缘夹层330的上表面上的部分，并且可以保留第二阻挡层390的其余部分作为第二阻挡图案395。
106.第二分割图案410可以在第二方向d2上延伸，并且多个第二分割图案410可以形成在第三方向d3上。第二分割图案410可以包括氧化物，例如氧化硅。
107.包括氧化物(例如氧化硅)的第三绝缘夹层420可以形成在第二绝缘夹层330、第二分割图案410和第二阻挡图案395上。可以形成延伸穿过第一至第三绝缘夹层310、330和420、绝缘图案165和第二阻挡图案395以分别接触第一至第三栅电极402、404和406中的相应一个栅电极的第一接触插塞432。可以形成延伸穿过第一至第三绝缘夹层310、330和420以接触第一基板100的上表面的第二接触插塞434。可以形成延伸穿过第二绝缘夹层330和第三绝缘夹层420以分别接触相应的覆盖图案290的第三接触插塞436。在示例实施例中，第一至第三接触插塞432、434和436中的每一个可以具有从其顶部朝向底部逐渐减小的宽度。
108.可以在第三绝缘夹层420上形成包括氧化物(例如氧化硅)的第四绝缘夹层440，并且可以形成延伸穿过第四绝缘夹层440以分别接触第一至第三接触插塞432、434和436的第一至第三布线452、454和456。第一至第三接触插塞432、434和436和第一至第三布线452、454和456的布局是非限制性的，并且可以实现其各种布局。
109.第一至第三接触插塞432、434和436和第一至第三布线452、454和456可以包括例如金属、金属氮化物、金属硅化物、掺杂多晶硅等。
110.在示例实施例中，多个第二接触插塞434可以在第一基板100的第三区域iii中沿第二方向d2和第三方向d3中的每一个彼此间隔开。每个第二接触插塞434可以接触用作公共源极板的第一基板100，并且可以将从第二布线454施加的电信号传输到第一基板100。
111.在示例实施例中，第三布线456可以在第一基板100的第一区域i中沿第三方向d3延伸，并且多条第三布线456可以在第二方向d2上彼此间隔开。每条第三布线456可以用作位线。
112.参照图18和图19，可以在第四绝缘夹层440和第一至第三接触插塞432、434和436上形成包括氧化物(例如氧化硅)的第五绝缘夹层460，并且可以形成延伸穿过第四绝缘夹层440以接触第一布线452的第一通孔以及延伸穿过第四绝缘夹层440以分别接触第三布线454和第四布线456的第二通孔474和第三通孔476。
113.可以在第五绝缘夹层460、第一通孔以及第二通孔和第三通孔上形成第六绝缘夹层480，并且可以形成延伸穿过第六绝缘夹层480以接触第一通孔的第四布线、延伸穿过第六绝缘夹层480以分别接触第二通孔474和第三通孔476的第五布线494和第六布线496以及第一导电图案492。第六绝缘夹层480可以包括绝缘材料，例如诸如氧化硅的氧化物或诸如氮化硅的氮化物。
114.第一通孔、第二通孔474和第三通孔476、第四布线、第五布线494和第六布线496以及第一导电图案492可以包括导电材料，例如金属、金属氮化物、金属硅化物和掺杂多晶硅。
115.在示例实施例中，多个第一导电图案492可以在第一基板100的第一至第三区域i、ii和iii中沿第二方向d2和第三方向d3中的每一个彼此间隔开，其可以被布置在各种类型
的布局中。例如，均可以在第二方向d2上延伸的多个第一导电图案492可以在第三方向d3上彼此间隔开。替代地，均可以在第三方向d3上延伸的多个第一导电图案492可以在第二方向d2上彼此间隔开。
116.在示例实施例中，在与第一基板100的上表面基本平行的水平方向上相邻的第一导电图案492和包括绝缘材料的第六绝缘夹层480在其间的部分可以形成电容器。
117.替代地，在示例实施例中，第一导电图案492中的每一个可以形成电阻器，该电阻器的电阻可以大于第四布线以及第五布线494和第六布线496的电阻。
118.替代地，在示例实施例中，第一导电图案492中的每一个可以形成电感器。
119.包括氧化物(例如氧化硅)的第七绝缘夹层500可以形成在第六绝缘夹层480、第四布线、第五布线494和第六布线496以及第一导电图案492上。可以形成延伸穿过第七绝缘夹层500以接触第四布线的第一接合图案。可以形成延伸穿过第七绝缘夹层500以接触第一导电图案492的第二接合图案512。可以形成延伸穿过第七绝缘夹层500以分别接触第五布线494和第六布线496的第三接合图案514和第四接合图案516。
120.在示例实施例中，第一接合图案和第二至第四接合图案512、514和516可以在第一基板100的第一至第三区域i、ii和iii中沿第二方向d2和第三方向d3中的每一个彼此间隔开，并且可以例如在平面图中布置成网格图案。在示例实施例中，第一接合图案和第二至第四接合图案512、514和516中的每一个可以通过双镶嵌工艺形成，并因此，可以具有下部和宽度大于该下部的宽度的上部。替代地，第一接合图案和第二至第四接合图案512、514和516中的每一个可以通过单镶嵌工艺形成。
121.第一接合图案和第二至第四接合图案512、514和516可以包括低电阻材料，例如铜、铝等。第一接合图案和第二至第四接合图案512、514和516可以对应于图3所示的第二接合结构4250。
122.参照图20，可以在包括被绝缘图案710限定的第一至第三有源区域702、704和706的第二基板700上形成下电路图案。下电路图案可以包括晶体管、下接触插塞、下布线、下通孔等。
123.图20显示了第一至第三晶体管，该第一至第三晶体管分别包括位于第二基板700上的第一至第三下栅极结构752、754和756以及在第一至第三有源区域702、704和706的上部附近的第一至第三杂质区域701、703和705。然而，本发明构思的实施例不限于此。例如，在一些实施例中，可以在第二基板700上形成多于三个的晶体管以具有各种类型的布局。
124.第一下栅极结构752可以包括顺序堆叠在第一有源区域702上的第一下栅极绝缘图案722、第一下栅电极732和第一下栅极掩模742。第二下栅极结构754可以包括顺序堆叠在第二有源区域704上的第二下栅极绝缘图案724、第二下栅电极734和第二下栅极掩模744。第三下栅极结构756可以包括顺序堆叠在第三有源区域706上的第三下栅极绝缘图案726、第三下栅电极736和第三下栅极掩模746。
125.此外，可以在第二基板700上形成包括氧化物(例如氧化硅)的第一下绝缘夹层760以覆盖第一至第三晶体管，并且可以形成延伸穿过第一下绝缘夹层760以接触第一至第三杂质区域701、703和705的第一至第三下接触插塞772、774和776。
126.第一下布线782可以形成在第一下绝缘夹层760上以接触第一下接触插塞772的上表面，并且第一下通孔792、第四下布线802、第四下通孔812和第七下布线822可以顺序堆叠
在第一下布线782上。第二下布线784可以形成在第一下绝缘夹层760上以接触第二下接触插塞774的上表面，并且第二下通孔794、第五下布线804、第五下通孔814和第八下布线824可以顺序堆叠在第二下布线784上。第三下布线786可以形成在第一下绝缘夹层760上以接触第三下接触插塞776的上表面，并且第三下通孔796、第六下布线806、第六下通孔816和第九下布线826可以顺序堆叠在第三下布线786上。
127.第一至第九下布线782、784、786、802、804、806、822、824和826以及第一至第六下通孔792、794、796、812、814和816可以形成在第一下绝缘夹层760上，并且可以被包括氧化物(例如，氧化硅)的第二下绝缘夹层830覆盖。
128.第一至第三下接触插塞772、774和776、第一至第六下通孔792、794、796、812、814和816以及第一至第九下布线782、784、786、802、804、806、822、824和826可以包括金属，例如钨、钛、钽等，并且还可以包括覆盖其下表面和侧壁的金属氮化物。
129.参照图21，可以在第二下绝缘夹层830和第七至第九下布线822、824和826上形成包括氧化物(例如氧化硅)的第三下绝缘夹层840，并且可以形成延伸穿过第三下绝缘夹层840以分别接触第七至第九下布线822、824和826的第六至第八接合图案852、854和856。
130.在示例实施例中，第六至第八接合图案852、854和856可以形成在分别与第一基板100上的第二至第四接合图案512、514和516的位置相对应的位置处。可以在第二基板700上进一步形成与第一基板100上的第一接合图案相对应的第五接合图案，并且可以进一步形成向第五接合图案施加电信号的第四晶体管以及与其电连接的下接触插塞、下布线、下通孔等。
131.第五接合图案和第六至第八接合图案852、854和856可以通过双镶嵌工艺或单镶嵌工艺形成，并且可以包括低电阻材料，例如铜、铝等。第五接合图案和第六至第八接合图案852、854和856可以对应于图3所示的第一接合结构4150。
132.参照图22和图23，第一基板100可以被翻转，并且第七绝缘夹层500可以与第二基板700上的第三下绝缘夹层840接合。第一接合图案和第二至第四接合图案512、514和516可以分别接触第五接合图案和第六至第八接合图案852、854和856。
133.因此，第一基板100上的结构可以颠倒，在下文中，将参照倒转的方向来描述第一基板100上的结构的向上和向下方向。
134.例如，第一基板100和第二基板700可以分别被称为上基板100和下基板700。包括在栅电极结构中的栅电极可以以阶梯形状堆叠，其中在第二方向d2上的延伸长度从其底部朝向顶部以阶梯方式增加。存储通道结构490和第一至第三接触插塞432、434和436中的每一个可以具有从其顶部向底部逐渐增加的宽度。
135.第一基板100的第一至第三区域i、ii和iii可以应用于第二基板700的对应部分，这些对应部分可以在第一方向d1上与第一基板100的第一至第三区域i、ii和iii重叠。
136.可以通过上述工艺制造半导体器件。
137.半导体器件可以具有以下结构特征。
138.半导体器件可以包括位于第二基板700上的下电路图案。半导体器件还可以包括第五接合图案和第六至第八接合图案852、854和856，这些接合图案包括导电材料并且在一些下电路图案上且与这些下电路图案电连接。半导体器件还可以包括第一接合图案和第二至第四接合图案512、514和516，这些接合图案包括导电材料并且分别在第五接合图案和第
六至第八接合图案852、854和856上且与第五接合图案和第六至第八接合图案852、854和856接触。半导体器件还可以包括第一导电图案492，第一导电图案492包括导电材料并且分别在第一接合图案和第二至第四接合图案512、514和516中的一些接合图案上且与这些接合图案接触。半导体器件还可以包括：在与第一导电图案492的高度相同的高度处与第一导电图案492间隔开并接触第四接合图案516的第六布线496。半导体器件还可以包括：在与第一导电图案492的高度相同的高度处与第一导电图案492和第六布线496间隔开并且接触第三接合图案514的第五布线494。半导体器件还可以包括：在第六布线496上并电连接到第六布线496的位线456。半导体器件还可以包括栅电极结构，该栅电极结构包括：在位线456上沿第一方向d1彼此间隔开并且以阶梯形状顺序堆叠的栅电极402、404和406，其中在该阶梯形状中，在第二方向d2上的延伸长度从最低层级向最高层级以阶梯方式增加。半导体器件还可以包括存储通道结构490，其包括：沿第一方向d1延伸穿过栅电极结构的至少一部分的填充图案280、位于填充图案280的侧壁上的通道270、位于通道270的外侧壁上的电荷存储结构260、以及位于通道270和填充图案280的下表面上并接触电荷存储结构260的内侧壁的覆盖图案290。半导体器件还可以包括位于存储通道结构490上的第一基板100。半导体器件还可以包括从第一基板100的下表面沿第一方向d1延伸并电连接到第五布线494的第二接触插塞434。栅电极402、404和406、延伸穿过栅电极402、404和406的通道270以及通道270与栅电极402、404和406之间的电荷存储结构260可以形成存储单元。
139.在示例实施例中，位线456可以在第三方向d3上延伸，并且多条位线456可以在第二方向d2上彼此间隔开。位线456中的每一条可以通过第三通孔476和第六布线496电连接到第三晶体管，并且可以通过第三接触插塞436电连接到在第三方向d3上布置的存储通道结构490。在示例实施例中，第三晶体管可以是包括在图1所示的页缓冲器1120中的晶体管。
140.在示例实施例中，第二接触插塞434可以通过第二布线454和第二通孔474电连接到第五布线494，并因此可以电连接到第二晶体管。在示例实施例中，第二晶体管可以是包括在图1所示的解码器电路1110中的晶体管。在示例实施例中，第一基板100可以掺杂有例如n型杂质，并且第一基板100可以用作csl板。第二接触插塞434可以接触第一基板100，并且可以将从第二晶体管施加的电信号传输到第一基板100。因此，第二接触插塞434可以被称为csl接触插塞。
141.在示例实施例中，多个第二接触插塞434可以在第二方向d2和第三方向d3中的每一个上彼此间隔开。在示例实施例中，在平面图(参照图26)中，第二接触插塞434可以在第二基板700的第三区域iii中具有环形形状。
142.半导体器件还可以包括沿第一方向d1延伸以分别接触包括在栅电极结构中的栅电极402、404和406的第一接触插塞432以及分别接触第一接触插塞432的第一布线452。电信号可以通过第一通孔、第四布线以及第一和第五接合图案施加到第一布线452中的每一个。在示例实施例中，第四晶体管可以是包括在图1所示的解码器电路1110中的晶体管。
143.如上所述，位于接合结构下方的第二至第四晶体管可以通过该接合结构的一部分以及位于该接合结构的该部分上的第五布线494和第六布线496和第四布线接收电信号，因此，可以将电信号施加到csl板100、位线456以及栅电极402、404和406中的每一个，其中该接合结构具有包括第一接合图案和第二至第四接合图案512、514和516的上接合图案以及包括第五接合图案和第六至第八接合图案852、854和856的下接合图案。
144.在示例实施例中，下接合图案中的每个可以包括下部和上部，并且上部的宽度可以大于下部的宽度。下接合图案和上接合图案中的每一个可以包括例如铜或铝。
145.与第四布线以及第五布线494和第六布线496处于相同层级的第一导电图案492可以分别通过第二接合图案512和第六接合图案852电连接到第一晶体管。在示例实施例中，第一导电图案492和第六绝缘夹层480的位于第一导电图案492之间的部分可以用作电容器。备选地，第一导电图案492可以用作电阻器。备选地，第一导电图案492可以用作电感器。
146.也就是说，第一导电图案492可以用作无源器件，例如电容器、电阻器、电感器等。在附图中，第一导电图案492电连接到包括在第一晶体管中的第一杂质区域701。然而，本发明构思的实施例不限于此。第一导电图案492可以电连接到包括在第一晶体管中的第一下栅极结构752或第一下接触插塞772，或者可以电连接到第二基板700中的接地区域。
147.如上所述，第一导电图案492可以形成在接合结构上与第四布线以及第五布线494和第六布线496相同的层级处，而不是直接形成在第二基板700上。因此，可以减少由于在第二基板700上形成用作例如电容器的无源器件而导致的面积增加以提高半导体器件的集成度。
148.图24和图25是示出根据示例实施例的半导体器件并可以分别对应于图22和图23的截面图的截面图。除了第一导电图案和第二导电图案之外，图24和图25的半导体器件可以与图22和图23的半导体器件基本相同或相似。为了便于说明，可以省略对先前描述的组件和技术方面的进一步描述。
149.在示例实施例中，半导体器件可以包括第二导电图案493而不是第一导电图案492，并且第二导电图案493可以通过第二接合图案512和第六接合图案852电连接到第一晶体管中的每一个。与图22和图23中用作无源器件的第一导电图案492不同，第二导电图案493可以用作用于在第一晶体管之间传输电信号的布线。与第一导电图案492一样，除了电连接到包括在第一晶体管中的第一杂质区域701之外，第二导电图案493还可以电连接到第一下栅极结构752或第一下接触插塞772，或者可以电连接到第二基板700中的接地区域。
150.因此，第二基板700上的下电路图案可以通过接合结构和接合结构上的第二导电图案493彼此电连接，与在下电路图案上的附加层级处或与其他布线相同的层级处形成布线相比，这可以提高沿竖直方向或水平方向的集成度。
151.根据示例实施例，半导体器件可以包括代替第一导电图案492的第二导电图案493，或者除了第一导电图案492之外还可以包括第二导电图案493。
152.图26是示出根据示例实施例的包括在半导体器件中的第五布线的布局的平面图。
153.如上所述，多个第二接触插塞434可以在第一基板100的第三区域iii中，在第二方向d2和第三方向d3中的每一个上彼此间隔开，并且第五布线494可以在平面图中具有例如环形形状，以便通过第二通孔474和第二布走454电连接到第二接触插塞434。
154.即，在接合结构上处于相同层级处的第一导电图案492、第四布线以及第五布线494和第六布线496之中，第四布线和第六布线496可以通过接合结构分别将电信号施加到在接合结构上方和下方的导电结构，第一导电图案492可以通过接合结构将电信号施加到在接合结构下方的导电结构，并且第五布线494可以通过接合结构将电信号施加到在接合结构上方的导电结构。在一些实施例中，第五布线494也可以通过接合结构将电信号施加到在接合结构下方的导电结构。
155.图27是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。除了第二分割图案、第四接触插塞和第四杂质区域之外，图27的半导体器件可以与图22和图23的半导体器件基本相同或相似。为了便于说明，可以省略对先前描述的组件和技术方面的进一步描述。
156.除了第二分割图案410之外，半导体器件还可以包括在每个第二开口340中的第四接触插塞415。在示例实施例中，第四接触插塞415可以在第二方向d2上延伸，并且可以与在第一基板100的下部的第四杂质区域105一起用作csl。第二分割图案410可以形成在第四接触插塞415的在第三方向d3上的相对侧壁中的每一个处。
157.替代地，在一些实施例中，第四杂质区域105可以在第一基板100的下部沿第二方向d2延伸以用作csl，而第四接触插塞415不在第二方向d2上延伸，并且多个第四接触插塞415可以在第二方向d2上彼此间隔开。在这种情况下，第四接触插塞415的侧壁可以被第二分割图案410覆盖。
158.在第四杂质区域105和/或第四接触插塞415用作csl的一些实施例中，不形成第二接触插塞434。第二通孔474和第二布线454可以形成在第四接触插塞415中的每一个上，并且第五布线494可以例如在第三方向d3上延伸，使得布置在第三方向d3上的第四接触插塞415可以彼此电连接。
159.图28是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。除了存储通道结构之外，图28的半导体器件可以与图22和图23的半导体器件基本相同或相似。为了便于说明，可以省略对先前描述的组件和技术方面的进一步描述。
160.存储通道结构490还可以包括位于第一基板100的下表面的下方并与第一基板100的下表面接触的半导体图案275，并且电荷存储结构260、通道270、填充图案280和覆盖图案290可以形成在半导体图案275的下方。
161.半导体图案275可以包括例如单晶硅或多晶硅。在示例实施例中，半导体图案275的下表面可以形成在位于第一栅电极402和第二栅电极404之间的绝缘图案165的下表面和上表面之间的高度处。电荷存储结构260可以具有中央上表面开口的倒杯状形状，并且可以接触半导体图案275的边缘下表面。通道270可以具有倒杯状形状，并且可以接触半导体图案275的中央下表面。因此，通道270可以通过半导体图案275电连接到第一基板100。
162.在示例实施例中，在第一基板100和第一栅电极402之间未形成通道连接图案370和支撑层150。在示例实施例中，绝缘图案165中的位于第一栅电极402和第二栅电极404之间的一个绝缘图案可以具有比绝缘图案165中处于较低层级的其他绝缘图案的厚度大的厚度。
163.图29是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。除了存储通道结构之外，图29的半导体器件可以与图22和图23的半导体器件基本相同或相似。为了便于说明，可以省略对先前描述的组件和技术方面的进一步描述。
164.存储通道结构490可以包括顺序堆叠的下部和上部，并且下部和上部中的每一个可以具有从其底部向顶部逐渐减小的宽度。在示例实施例中，存储通道结构490的上部的下表面的面积可以大于其下部的上表面的面积。
165.在图29中，存储通道结构490包括两个部分，即下部和上部。然而，本发明构思的实施例不限于此，并且根据一些实施例，可以包括多于两个的部分。存储通道结构490的每个
部分的宽度可以从其底部向顶部逐渐减小，并且上部的下表面的面积可以大于下部的直接在上部下方的上表面的面积。
166.图30是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。图30的半导体器件可以与图22和图23的半导体器件基本相同或相似，不同之处在于该半导体器件包括有源器件，例如第六绝缘夹层中的mram器件的存储单元，而不是诸如第一导电图案492的无源器件。为了便于说明，可以省略对先前描述的组件和技术方面的进一步描述。
167.参照图30，半导体器件可以包括顺序堆叠在第六绝缘夹层480中的第一下电极860、磁隧道结(mtj)结构900和第一上电极910，它们可以形成磁性随机存取存储器(mram)器件的存储单元。
168.mtj结构900可以包括顺序堆叠的钉扎结构870、隧道势垒图案880和自由层图案890。在示例实施例中，钉扎结构870可以包括顺序堆叠的钉扎图案、下铁磁图案、反铁磁耦合间隔物和上铁磁图案。
169.钉扎图案可以包括例如锰铁(femn)、锰铱(irmn)、锰铂(ptmn)、氧化锰(mno)、硫化锰(mns)、碲化锰(mnte)、氟化锰(mnf2)、氟化铁(fef2)、氯化铁(fecl2)、氧化铁(feo)、氯化钴(cocl2)、氧化钴(coo)、氯化镍(nicl2)、氧化镍(nio)、铬等。上铁磁图案和下铁磁图案中的每一个可以包括铁磁材料，该铁磁材料包含例如铁(fe)、镍(ni)或钴(co)中的至少一种。反铁磁耦合间隔物可以包括贵金属，例如钌(ru)、铱(ir)、钯(pd)、锇(os)或铑(rh)。
170.隧道势垒图案880可以包括例如氧化铝或氧化镁，并且自由层图案890可以包括铁磁材料，该铁磁材料包含例如铁(fe)、镍(ni)或钴(co)中的至少一种。
171.替代地，mtj结构900中的钉扎结构870和自由层图案890的位置可以改变，或者钉扎结构870、隧道势垒图案880或自由层图案890中的至少一个可以形成为多个。
172.第一下电极860和第一上电极910可以包括导电材料，例如金属、金属氮化物、金属硅化物或掺杂多晶硅。
173.存储单元的下表面可以接触第二接合图案512的上表面，并且可以电连接到作为位线的第三布线456、作为字线的第二栅电极404或者用于通过通孔和布线施加电信号的其他导电图案。
174.可以进一步形成保护图案920以覆盖存储单元的侧壁和上表面，并且可以在第六绝缘夹层480中形成第七通孔930以将第三布线456和第六布线496彼此连接。
175.图31是示出根据示例实施例的半导体器件并可以对应于图22的截面图的截面图。图31的半导体器件可以与图22和图23的半导体器件基本相同或相似，不同之处在于该半导体器件包括有源器件，例如第六绝缘夹层中的pram器件的存储单元，而不是诸如第一导电图案492的无源器件。为了便于说明，可以省略对先前描述的组件和技术方面的进一步描述。
176.参照图31，半导体器件可以包括顺序堆叠在第六绝缘夹层480中的第二下电极940、选择图案950、中间电极960、可变电阻图案970和第二上电极980，它们可以形成相变随机存取存储器(pram)器件的存储单元。
177.第二下电极940、中间电极960和第二上电极980可以包括例如金属、金属氮化物、金属硅化物或掺杂多晶硅。
178.选择图案950可以包括双向阈值开关(ots)材料，该材料由于在保持非晶态的同时取决于施加电压的电阻差异而可以用作开关元件。
179.在示例实施例中，ots材料可以包括：二元材料，例如gese、ges、asse、aste、ass、site、sise、sis、geas、sias、snse、snte等；三元材料，例如geaste、geasse、alaste、alasse、siasse、siaste、gesete、gesesb、gaasse、gaaste、inasse、inaste、snasse、snaste等；四元材料，例如gesiaste、gesiasse、gesisete、gesetesb、gesisesb、gesitesb、gesetebi、gesisebi、gesitebi、geassesb、geastesb、geastebi、geassebi、geassein、geassega、geasseal、geassetl、geassesn、geassezn、geastein、geastega、geasteal、geastetl、geastesn、geastezn；五元材料，例如gesiassete、geassetes、gesiasses、gesiastes、gesisetes、gesiassep、gesiastep、geassetep、gesiassein、gesiassega、gesiasseal、gesiassetl、gesiassezn、gesiassesn、gesiastein、gesiastega、gesiasteal、gesiastetl、gesiastezn、gesiastesn、geassetein、geassetega、geasseteal、geassetetl、geassetezn、geassetesn、geassesin、geassesga、geassesal、geassestl、geasseszn、geassessn、geastesin、geastesga、geastesal、geastestl、geasteszn、geastessn、geasseinga、geasseinal、geasseintl、geasseinzn、geasseinsn、geassegaal、geassegatl、geassegazn、geassegasn、geassealtl、geassealzn、geassealsn、geassetlzn、geassetlsn、geasseznsn等；或六元材料，例如gesiassetes、gesiassetein、gesiassetega、gesiasseteal、gesiassetetl、gesiassetezn、gesiassetesn、gesiassetep、gesiassesin、gesiassesga、gesiassesal、gesiassestl、gesiasseszn、gesiassessn、geassetesin、geassetesga、geassetesal、geassetestl、geasseteszn、geassetessn、geassetepin、geassetepga、geassetepal、geasseteptl、geassetepzn、geassetepsn、gesiasseinga、gesiasseinal、gesiasseintl、gesiasseinzn、gesiasseinsn、gesiassegaal、gesiassegatl、gesiassegazn、gesiassegasn、gesiassealsn、geasseteinga、geasseteinal、geasseteintl、geasseteinzn、geasseteinsn、geassetegaal、geassetegatl、geassetegazn、geassetegasn、geassetealsn、geassesinga、geassesinal、geassesintl、geassesinzn、geassesinsn、geassesgaal、geassesgatl、geassesgazn、geassesgasn、geassesalsn等。
180.在示例实施例中，除了上述材料之外，ots材料还可以包括硼(b)、碳(c)、氮(n)或氧(o)中的至少一种。在示例实施例中，选择图案950可以包括单层或多层。
181.可变电阻图案970可以包括电阻可以根据其相变而改变的材料。在示例实施例中，可变电阻图案970可以包括基于硫族化物的材料，其中锗(ge)、锑(sb)和/或碲(te)按给定的比率组合。
182.在示例实施例中，可变电阻图案970可以包括：二元材料，例如gete、gese、ges、sbse、sbte、sbs、sbse、snsb、inse、insb、aste、alte、gasb、alsb、bisb、scsb、ysb、cesb、dysb、ndsb等；三元材料，例如gesbse、alsbte、alsbse、sisbse、sisbte、gesete、ingete、gesbte、geaste、snsete、gegase、bisbse、gasete、ingesb、gasbse、gasbte、insbse、insbte、snsbse、snsbte、scsbte、scsbse、scsbs、ysbte、ysbse、ysbs、cesbte、cesbse、cesbs、dysbte、dysbse、dysbs、ndsbte、ndsbse、ndsbs等；四元材料，例如gesbtes、bisbtese、aginsbte、gesbsete、gesnsbte、sigesbte、sigesbse、sigesete、bigesete、bisigese、
bisigete、gesbtebi、gesbsebi、gesbsein、gesbsega、gesbseal、gesbsetl、gesbsesn、gesbsezn、gesbtein、gesbtega、gesbteal、gesbtetl、gesbtesn、gesbtezn、scgesbte、scgesbse、scgesbs、ygesbte、ygesbse、ygesbs、cegesbte、cegesbse、cegesbs、dygesbte、dygesbse、dygesbs、ndgesbte、ndgesbse、ndgesbs；或者五元材料，例如insbteasse、gescsbsete、gesbsetes、gescsbses、gescsbtes、gescsetes、gescsbsep、gescsbtep、gesbsetep、gescsbsein、gescsbsega、gescsbseal、gescsbsetl、gescsbsezn、gescsbsesn、gescsbtein、gescsbtega、gesbasteal、gescsbtetl、gescsbtezn、gescsbtesn、gesbsetein、gesbsetega、gesbseteal、gesbsetetl、gesbsetezn、gesbsetesn、gesbsesin、gesbsesga、gesbsesal、gesbsestl、gesbseszn、gesbsessn、gesbtesin、gesbtesga、gesbtesal、gesbtestl、gesbteszn、gesbtessn、gesbseinga、gesbseinal、gesbseintl、gesbseinzn、gesbseinsn、gesbsegaal、gesbsegatl、gesbsegazn、gesbsegasn、gesbsealtl、gesbsealzn、gesbsealsn、gesbsetlzn、gesbsetlsn、gesbseznsn等。
183.在示例实施例中，除了上述材料外，可变电阻图案970还可以包括硼(b)、碳(c)、氮(n)、氧(o)、磷(p)、镉(cd)、钨(w)、钛(ti)、铪(hf)或锆(zr)中的至少一种。在示例实施例中，可变电阻图案970可以包括单层或多层。
184.在示例实施例中，可变电阻图案970可以包括其中重复堆叠了锗-碲(gete)和锑-碲(sbte)的超晶格。在示例实施例中，可变电阻图案970可以包括含有铟-锑-碲的ist或含有铋-锑-碲的bst。
185.存储单元的下表面可以接触第二接合图案512的上表面，并且可以电连接到作为位线的第三布线456、作为字线的第二栅电极404或者用于通过通孔和布线施加电信号的其他导电图案。
186.第七通孔930可以形成在第六绝缘夹层480中以将第三布线456和第六布线496彼此连接。
187.如上所述，可以在接合结构上形成诸如mram器件或pram器件的存储单元的有源器件，而不是诸如电容器、电阻器、电感器等无源器件。此外，也可以在接合结构上形成诸如fram器件或rram器件的存储单元的有源器件。在一些实施例中，可以在接合结构上形成有源器件和无源器件两者。
188.在本发明构思的示例实施例中，提供了三维(3d)存储阵列。3d存储阵列在存储单元阵列的一个或多个物理层级中单片地形成，该存储单元阵列具有设置在硅基板上方的有源区域以及与那些存储单元的操作相关联的电路，而不论这种相关联的电路在这种基板上方还是在基板内。术语“单片”意味着阵列的每一层级的层直接沉积在阵列的每一下层级的层上。在本发明构思的示例性实施例中，3d存储阵列包括竖直取向的竖直nand串，使得至少一个存储单元位于另一存储单元之上。该至少一个存储单元可以包括电荷俘获层。以下专利文献(通过引用并入本文)描述了用于三维存储阵列的适当构造，其中三维存储阵列被构造为多个层级，并在层级之间共享字线和/或位线：美国专利no.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开no.2011/0233648。
189.尽管已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。