半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求于2020年9月28日在韩国知识产权局递交的韩国专利申请no.10-2020-0125674的优先权，其全部公开通过引用合并于此。
技术领域
3.本公开的示例实施例涉及一种半导体器件及其制造方法。


背景技术：

4.随着对半导体器件的高性能、高速和/或多功能化的需求增加，半导体器件的集成密度增加。随着半导体器件的高集成度趋势，半导体器件中晶体管的按比例缩小已经加速，并且已经研究了用于形成具有减小尺寸的晶体管的方法。此外，为了克服由平面金属氧化物半导体fet(mosfet)的尺寸减小引起的操作特性的限制，已经尝试开发包括具有三维沟道的finfet的半导体器件。


技术实现要素：

5.本公开的示例实施例提供了一种包括具有均匀尺寸的鳍图案的半导体器件和/或其制造方法。
6.根据本发明构思的示例性实施例，半导体器件可以包括：衬底；器件隔离层，在衬底上；多个图案组，每个图案组包括从衬底延伸的鳍图案，鳍图案比器件隔离层的上表面向上突出更远，并且鳍图案在第一方向上延伸；以及，栅结构，在衬底上。栅结构可以与鳍图案相交，并且栅结构可以在与第一方向相交的第二方向上延伸。多个图案组可以包括包含第一鳍图案的第一图案组。至少一对第一鳍图案可以在第二方向上以第一间距布置，并且第一间距可以是第一鳍图案在第二方向上的最小间距。第一图案组可以包括衬底的第一凹陷部和第一平坦部。第一凹陷部的中心轴可以在第二方向上与第一鳍图案中的对应的第一鳍图案的中心轴间隔开第一距离。第一平坦部可以从第一凹陷部延伸，并且可以在第二方向上具有第一宽度。第一距离可以是第一间距的约0.8倍至约1.2倍。第一宽度可以大于第一间距。
7.根据本发明构思的示例性实施例，半导体器件可以包括：衬底；器件隔离层，在衬底上；图案组，在衬底上包括沿第一方向延伸的鳍图案；以及，栅结构，在衬底上。栅结构可以与鳍图案相交，并且在垂直于第一方向的第二方向上延伸。图案组的鳍图案可以包括在第二方向上以最小间距布置的第一鳍图案和第二鳍图案。图案组可以包括衬底的第一凹陷部和第二凹陷部，第一凹陷部和第二凹陷部可以凹陷进入衬底中。第一鳍图案和第二鳍图案可以位于第一凹陷部和第二凹陷部之间。第一凹陷部和第二凹陷部可以分别与第一鳍图案和第二鳍图案相邻。图案组还可以包括衬底的平坦部。平坦部可以从第一凹陷部和第二凹陷部中的至少一个延伸，并且平坦部可以具有实质上平坦的表面。平坦部的实质上平坦的表面在第二方向上的宽度可以大于最小间距。
8.根据本发明构思的示例性实施例，半导体器件可以包括衬底和器件隔离层。衬底可以包括具有第一宽度的第一平坦部。衬底可以包括各自凹陷进入衬底中的第一凹陷部和第二凹陷部。第一凹陷部的一端可以连接到第一平坦部的一端。第二凹陷部的一端可以连接到第一平坦部的另一端。衬底可以包括各自从衬底垂直突出的第一鳍图案、第二鳍图案和第三鳍图案。第一鳍图案可以连接到第一凹陷部的另一端。第二鳍图案可以连接到第二凹陷部的另一端。第三鳍图案可以被布置为与第一鳍图案和第二鳍图案中的一个的中心相距最小间距。器件隔离层可以在衬底上覆盖第一平坦部、第一凹陷部和第二凹陷部。第一宽度可以大于第一凹陷部的中心轴与第一鳍图案的中心轴之间的水平距离。
9.根据本公开的示例实施例，制造半导体器件的方法可以包括：在衬底上形成掩模层、第一牺牲层和第二牺牲层；通过蚀刻第二牺牲层来形成第二牺牲图案；在第二牺牲图案的侧壁上形成第一间隔物；相对于第一间隔物选择性去除第二牺牲图案；通过使用第一间隔物为蚀刻掩模来蚀刻第一牺牲层，来形成第一牺牲图案；在第一牺牲图案的侧壁上形成第二间隔物；相对于第二间隔物选择性去除第一牺牲图案；通过使用第二间隔物为蚀刻掩模来蚀刻掩模层，来形成掩模图案；使用光刻工艺去除掩模图案的一部分；通过使用掩模图案作为蚀刻掩模来蚀刻衬底，来形成鳍图案和保护鳍图案；通过使用光刻工艺去除保护鳍图案在衬底中形成凹陷部；形成器件隔离层，使得鳍图案的上部可以突出；去除第一间隔物、第二间隔物和掩模图案；以及，形成栅结构和源/漏区。
附图说明
10.根据结合附图的以下具体实施方式，将更清楚地理解本公开的发明构思的上述和其他方面、特征和效果，在附图中：
11.图1是示出了根据本公开的示例实施例的半导体器件的平面图；
12.图2a至图2c是示出了根据本公开的示例实施例的半导体器件的截面图；
13.图3a至图3c是示出了根据本公开的示例实施例的半导体器件的截面图；
14.图4a至图4c是示出了根据本公开的示例实施例的半导体器件的截面图；
15.图5是示出了根据本公开的示例实施例的半导体器件的截面图；
16.图6a至图16是示出了根据本公开的示例实施例的制造半导体器件的方法的截面图；以及
17.图17a至图20b是示出了根据本公开的示例实施例的制造半导体器件的方法的截面图。
具体实施方式
18.当在本说明书中与数值相结合地使用术语“约”或“实质上”时，旨在相关联的数值包括在所述数值附近的制造或操作公差(例如，
±
10％)。此外，当词语“一般地”和“实质上”与几何形状结合使用时，旨在不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“实质上”，应当理解的是，这些值和形状应被解释为包括在所述数值或形状附近的制造或操作公差(例如，
±
10％)。
19.在下文中，将参考附图描述本公开的实施例。
20.图1是示出了根据示例实施例的半导体器件的平面图。图2a是示出了沿线i-i’截
取的半导体器件的截面图。图2b是示出了沿线ii-ii’截取的半导体器件的截面图。图2c是示出了沿线iii-iii’截取的半导体器件的截面图。
21.参考图1至图2c，半导体器件100可以包括衬底101、鳍图案105a、105b和105c、器件隔离层110、源/漏区130、栅结构160、层间绝缘层170和接触结构180。半导体器件100可以包括finfet器件，其中鳍图案105a、105b和105c可以被配置为具有鳍结构的晶体管。
22.衬底101可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体、或ii-vi族氧化物半导体。例如，iv族半导体可以包括硅(si)、锗(ge)或锗化硅(sige)。衬底101可以被提供为体晶片、外延层、绝缘体上硅(soi)层、或绝缘体上半导体(seoi)层。
23.衬底101可以具有第一区域r1、第二区域r2和第三区域r3。在半导体器件100中，第一区域至第三区域r1、r2和r3可以被设置为彼此间隔开或彼此相邻。在衬底101的第一区域至第三区域r1、r2和r3中，可以使用光刻胶图案形成在第一方向x上延伸的鳍图案105a、105b和105c。在衬底101的第一区域至第三区域r1、r2和r3中，可以通过去除保护鳍图案105ga、105gb和105gc(见图9a)的工艺来形成凹陷部rs1、rs2和rs3。分别从第二凹陷部rs2和第三凹陷部rs3延伸的第一平坦部fp1和第二平坦部fp2可以形成在衬底101的第二区域r2和第三区域r3中。
24.鳍图案105a、105b和105c可以从衬底101延伸，并且可以比器件隔离层110的上表面突出得更多。鳍图案105a、105b和105c可以被设置为在衬底101上沿第一方向x延伸，并且可以在第二方向y上彼此间隔开期望的和/或备选的预定距离。鳍图案105a、105b和105c可以具有实质上相同的宽度。
25.鳍图案105a、105b和105c可以包括第一图案组pg1、第二图案组pg2以及第三图案组pg3，第一图案组pg1包括形成在第一区域r1中的单个或多个鳍图案105a，第二图案组pg2包括形成在第二区域r2中的单个或多个第二鳍图案105b，第三图案组pg3包括形成在第三区域r3中的单个或多个第三鳍图案105c。
26.第一图案组至第三图案组pg1、pg2和pg3中的每一个可以被配置为例如通过多重图案化工艺(例如，自对准四重图案化(saqp)、自对准三重图案化(satp)或自对准双重图案化(sadp))形成在衬底101上的单个图案组。单个图案组中包括的鳍图案的数量不限于图中所示的示例，形成在单个图案组中的图案(包括虚设图案)可以通过多重图案化工艺以期望和/或备选的预定间距p1或期望和/或备选的预定间隔布置。说明书中使用的术语“间距”可以指第一图案的中心轴和与第一图案相邻的第二图案的中心轴之间的距离。图案的中心轴可以是沿与图案延伸所沿的方向平行的方向截取的中心轴。例如，沿第一方向延伸的图案的中心轴可以限定在图案的沿第二方向彼此相对的侧表面之间。
27.第一图案组至第三图案组pg1、pg2和pg3中的每一个可以分别包括通过多重图案化工艺形成在衬底101上的第一凹陷部至第三凹陷部rs1、rs2、rs3。第二图案组pg2可以包括通过多重图案化工艺形成在衬底101上的第一平坦部fp1。第三图案组pg3可以包括通过多重图案化工艺形成在衬底101上的第二平坦部fp2。第一凹陷部至第三凹陷部rs1、rs2和rs3和第一平坦部fp1以及第二平坦部fp2可以被配置为形成在衬底101的表面上的图案，并且也可以被理解为包括在衬底101中的组件。
28.如图1中的第一区域r1中所示，第一图案组pg1中的彼此相邻的第一鳍图案105a和第一凹陷部rs1可以在第二个方向y上以与最小间距p1实质上相同的间距布置。第一图案组
pg1的第一鳍图案105a可以以大于最小间距p1的第二间距布置。第二间距可以实质上等于最小间距p1的约两倍。
29.如图1中的第二区域r2中所示，第二图案组pg2中的彼此相邻的第二鳍图案105b可以在第二方向y上以最小间距p1布置，并且彼此相邻的第二鳍图案105b和第二凹陷部rs2可以在第二方向y上以与最小间距p1实质上相同的间距布置。如图1中的第三区域r3中所示，第三图案组pg3中的彼此相邻的第三鳍图案105c可以在第二方向y上以最小间距p1布置，并且彼此相邻的第三鳍图案105c和第三凹陷部rs3可以在第二方向y上以与最小间距p1实质上相同的间距布置。
30.如图1中的第二区域r2和第三区域r3中所示，第一平坦部fp1和第二平坦部fp2可以指衬底101的没有设置图案的平坦表面，也可以对应于在多重图案化工艺中在衬底101的上部中设置掩模图案的区域(由点划线指示的区域)。在这种情况下，分别对应于第一平坦部fp1和第二平坦部fp2的掩模图案的中心轴可以从相邻的第二凹陷部rs2或第三凹陷部rs3的中心沿第二方向y以与最小间距p1实质上相同的间距设置。
31.考虑到在制造半导体器件的工艺中可能发生的工艺错误，可以使用在说明书中使用的短语“实质上相同”。例如，“第一距离”和“第二距离”实质上相同的概念可以指一个距离对应于另一个距离的约0.8倍至约1.2倍，或者对应于另一个距离的约0.7倍至约1.3倍。
32.第一凹陷部rs1可以被设置为与第一图案组pg1的第一鳍图案105a相邻，并且可以在第一方向x上延伸。第一凹陷部rs1可以设置在比第一鳍图案105a的上端的高度低的高度处。第一凹陷部rs1可以是形成在衬底101的介于第一鳍图案105a之间的表面上的图案，并且在示例实施例中，第一凹陷部rs1的形状可以根据保护鳍图案105ga(见图9a)的蚀刻深度而变化。例如，第一凹陷部rs1可以具有如图2a中的第一区域r1中所示的向下凹的形状，但是其示例实施例不限于此。
33.第一凹陷部rs1的中心可以在第二方向y上与相邻的第一鳍图案105a的中心间隔开第一距离d1。第一距离d1可以与最小间距p1实质上相同，或者可以是最小间距p1的约0.8倍至约1.2倍。第一距离d1可以小于第一区域r1的第一鳍图案105a的第二间距。
34.第二凹陷部rs2可以被设置为与第二图案组pg2的第二鳍图案105b相邻，并且可以在第一方向x上延伸。第二凹陷部rs2可以设置在比第二鳍图案105b的上端的高度低的高度处。类似于第一凹陷部rs1，第二凹陷部rs2的形状可以根据保护鳍图案的蚀刻深度而变化。
35.如图2a中的第二区域r2中所示，可以设置两对第二鳍图案105b，并且可以在两对第二鳍图案105b之间设置一对第二凹陷部rs2和第一平坦部fp1。一对第二凹陷部rs2中的每一个第二凹陷部的中心可以在第二方向y上与相邻的一对第二鳍图案105b中的靠近该第二凹陷部的第二鳍图案的中心间隔开第二距离d2。第二距离d2可以与最小间距p1实质上相同，或者可以是最小间距p1的约0.8倍至约1.2倍。
36.第一平坦部fp1可以设置在一对第二凹陷部rs2之间。第一平坦部fp1可以指衬底101的表面的一部分，该部分可以实质上是平滑而没有凹凸的。第一平坦部fp1可以在第二方向y上具有第一宽度w1。第一平坦部fp1的第一宽度w1可以等于或大于最小间距p1。第一平坦部fp1的第一宽度w1可以小于最小间距p1的约2倍，或者可以等于最小间距p1的约2倍。例如，在示例实施例中，第一平坦部fp1的第一宽度w1可以大于最小间距p1的约2倍，大于最小间距p1的约2倍且小于最小间距p1的约4倍。
37.第一平坦部fp1可以是在制造半导体器件的过程期间去除上掩模图案从而不形成鳍图案的区域，并且第一平坦部fp1的第一宽度w1可以根据从上部去除的掩模图案的数量而改变。例如，当从衬底101的上部仅去除一个掩模图案120da(见图7a)时，第一平坦部fp1的第一宽度w1可以与第二鳍图案105b的彼此相对的侧表面之间的距离fd的两倍和第二鳍图案105b的宽度fw之和实质上相同。备选地，第一平坦部fp1的第一宽度w1可以与通过从最小间距p1的两倍减去第二鳍图案105b中的一个的宽度fw而获得的值实质上相同。
38.第一平坦部fp1的一端可以连接到第二凹陷部rs2的一端，并且第一平坦部fp1的另一端可以连接到另一个第二凹陷部rs2的一端。连接到第一平坦部fp1的一端的第二凹陷部rs2的另一端可以连接到第二鳍图案105b，并且连接到第一平坦部fp1的另一端的第二凹陷部rs2的另一端可以连接到另一个第二鳍图案105b。
39.第三凹陷部rs3可以被设置为与第三图案组pg3的第三鳍图案105c相邻，并且可以在第一方向x上延伸。第三凹陷部rs3可以设置在比第三鳍图案105c的上端的高度低的高度处。类似于第一凹陷部rs1，第三凹陷部rs3的形状可以根据保护鳍图案的蚀刻深度而变化。
40.如图2a中的第三区域r3中所示，一对第三凹陷部rs3和一对第二平坦部fp2可以被设置为一对第三鳍图案105c介于其间。一对第三凹陷部rs3中的每一个第三凹陷部的中心可以在第二方向y上与相邻的一对第三鳍图案105c中的靠近该第三凹陷部的中心间隔开第三距离d3。第三距离d3可以与最小间距p1实质上相同，或者可以是最小间距p1的约0.8倍至约1.2倍。
41.一对第二平坦部fp2可以设置在一对第三凹陷部rs3的两侧，其中一对第三凹陷部rs3介于一对第二平坦部fp2之间。一对第二平坦部fp2可以指衬底101的表面的一部分，该部分可以实质上是平滑而没有凹凸的。一对第二平坦部fp2中的每一个可以在第二方向y上具有第二宽度w2。第二平坦部fp2的第二宽度w2可以大于最小间距p1的约两倍，或者可以等于最小间距p1的两倍。第二宽度w2可以大于第一宽度w1。
42.第二平坦部fp2可以是在制造半导体器件的过程中去除上掩模图案从而可以不形成鳍图案的区域，并且第二平坦部fp2的第二宽度w2可以根据从上部去除的掩模图案的数量而改变。例如，当从衬底101的上部去除在第二方向y上彼此相邻布置的两个掩模图案120db(见图7a)时，第二平坦部fp2的第二宽度w2可以与一对第三鳍图案105c的相对侧面之间的距离fd的三倍和第三鳍图案105c中的一个的宽度fw的两倍之和实质上相同。备选地，第二平坦部fp2的第二宽度w2可以与通过从最小间距p1的三倍减去第三鳍图案105c中的一个的宽度fw而获得的值实质上相同。
43.然而，在示例实施例中，第二平坦部fp2可以进一步延伸到第三区域r3中的第三图案组pg3的外侧。
44.在示例实施例中，第二平坦部fp2的第二宽度w2也可以根据第三图案组pg3中的第三鳍图案105c的布置而变化。例如，在第三区域r3中，当第三凹陷部rs3(第三图案组中的最外侧的图案)、一对第三鳍图案105c、第三凹陷部rs3(第三图案组中的内侧的图案)以从右到左的顺序布置时，与第三凹陷部rs3(第三图案组中的内侧的图案)相邻的第二平坦部fp2的第二宽度w2可以大于最小间距p1的约4倍，或者可以与最小间距p1的4倍相同。
45.器件隔离层110可以在衬底101中限定鳍图案105a、105b和105c。例如，器件隔离层110可以通过浅沟槽隔离(sti)工艺形成。器件隔离层110可以覆盖鳍图案105a、105b和105c
的侧表面的一部分以及衬底101的上表面。器件隔离层110可以覆盖形成在衬底101上的第一凹陷部至第三凹陷部rs1、rs2和rs3和第一平坦部fp1以及第二平坦部fp2。器件隔离层110可以由绝缘材料形成。器件隔离层110可以由例如氧化物、氮化物或其组合形成。
46.源/漏区130可以设置在栅结构160的两侧的鳍图案105a、105b和105c上。如图2b所示，鳍图案105a、105b和105c可以在栅结构160的两侧部分地凹陷，并且源/漏区130可以设置在凹陷的鳍图案至105a、105b和105c上。源/漏区130可以被设置为半导体器件100的晶体管的源区或漏区。源/漏区130可以彼此连接或者可以合并在两个或更多个鳍图案上并且可以形成单个源/漏区130，但是其示例实施例不限于此。
47.源/漏区130可以是包括硅(si)的半导体层，并且可以由外延层形成。源/漏区130可以包括n型杂质或p型杂质。源/漏区130可以是包括锗化硅(sige)的半导体层。在示例实施例中，源/漏区130可以包括包含不同浓度的元素和/或掺杂元素的多个区域。
48.栅结构160可以被设置为与鳍图案105a、105b和105c相交，并且可以在第二方向y上在鳍图案105a、105b和105c的上部中延伸。晶体管的沟道区可以形成在与栅结构160相交的鳍图案105a、105b和105c中。栅结构160可以包括栅电极165、在栅电极165和鳍图案105a、105b和105c之间的栅介电层162、在栅电极165的侧表面上的间隔物层164、以及在栅电极165的上表面上的栅封盖层166。
49.栅介电层162可以设置在鳍图案105a、105b和105c与栅电极165之间，并且可以覆盖栅电极165的表面的至少一部分。例如，栅介电层162可以被设置为围绕栅电极165的除最上面的表面之外的所有表面。栅介电层162可以延伸到在栅电极165和间隔物层164之间的区域，但是其示例实施例不限于此。栅介电层162可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数高于氧化硅层(sio2)的介电常数的介电材料。高k材料可以包括例如氧化铝(al2o3)、氧化钽(ta2o3)、氧化钛(tio2)、氧化钇(y2o3)、氧化锆(zro2)、氧化锆硅(zrsixoy)、氧化铪(hfo2)、氧化铪硅(hfsi
x
oy)、氧化镧(la2o3)、氧化镧铝(laal
x
oy)、氧化镧铪(lahf
x
oy)、氧化铪铝(hfal
x
oy)和氧化镨(pr2o3)。
50.栅电极165可以设置在鳍图案105a、105b和105c的上部。栅电极165可以通过栅介电层162与鳍图案105a、105b和105c间隔开。栅电极165可以包括导电材料，并且可以包括例如金属氮化物(例如，氮化钛膜(tin)、氮化钽膜(tan)或氮化钨膜(wn))和/或金属材料(例如，铝(al)、钨(w)或钼(mo))或半导体材料(例如，掺杂的多晶硅)。栅电极165可以由两层或更多层形成。栅电极165可以通过相邻晶体管之间的栅隔离图案168彼此隔离。
51.间隔物层164可以设置在栅电极165的两个侧表面上。间隔物层164可以使源/漏区130和栅电极165绝缘。在示例实施例中，间隔物层164可以具有多层结构。间隔物层164可以由氧化物、氮化物和氮氧化物形成，并且可以由低k膜形成。
52.栅封盖层166可以设置在栅电极165的上部，其下表面和侧表面可以被栅电极165和间隔物层164围绕。
53.层间绝缘层170可以被设置为覆盖器件隔离层110、源/漏区130和栅封盖层166。层间绝缘层170可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低k材料。
54.接触结构180可以穿透层间绝缘层170并且可以连接到源/漏区130，并且可以向源/漏区130施加电信号。接触结构180可以具有倾斜的侧表面，其中根据纵横比，该倾斜的
侧表面的下部的宽度比上部的宽度窄，但是其示例实施例不限于此。接触结构180可以被设置为与源/漏区130的上表面接触而不凹陷到源/漏区130中。
55.接触结构180可以包括导电层、在导电层和源/漏区130之间的金属-半导体化合物层、以及围绕导电层的接触阻挡金属层。导电层可以包括w、co、ti、其合金或其组合。金属-半导体化合物层可以是硅化物层，并且可以包括例如cosi、nisi或tisi。接触阻挡金属层可以包括tin、tan、wn或其组合。
56.图3a至图3c是示出了根据示例实施例的半导体器件的截面图。图3a是示出了与图2a中所示的第一区域r1对应的区域的放大图。图3b是示出了与图2a中所示的第二区域r2对应的区域的放大图。图3c是示出了与图2a中所示的第三区域r3对应的区域的放大图。
57.图3a示出了半导体器件100a的衬底101的第一区域r1中的第一图案组pg1的图案的示例形状。
58.第一鳍图案105a可以具有从衬底101突出并且宽度在第二方向y上向上减小的形状。第一鳍图案105a可以通过从第一鳍图案105a之间的区域去除的保护鳍图案以最小间距p1的约两倍的间距彼此间隔开。
59.第一凹陷部rs1可以包括突起pt1和pt2以及在突起pt1和pt2之间凹陷的凹入部rc。突起pt1和pt2可以具有朝向器件隔离层110的上表面向上突出的双峰形状。凹入部rc的中心轴可以在第二方向y上与相邻的第一鳍图案105a的中心轴间隔开第一距离d1。第一距离d1和最小间距p1之间的关系可以与前述示例实施例中描述的相同。
60.凹入部rc的下端可以设置在比第一鳍图案105a的上端的高度低约60nm或更多的高度处。可以基于衬底101的平坦表面来确定该高度。突起pt1和pt2的上端可以设置在比凹入部rc的下端的高度高的高度处。突起pt1和pt2可以包括弯曲部分。与使用深沟槽隔离工艺去除虚设鳍图案的示例相比，第一突起pt1和第二突起pt2可以具有弯曲形状，该弯曲形状具有相对平滑的端部。突起pt1和pt2可以通过去除在制造半导体器件的过程中形成的保护鳍图案105ga(见图9a)来形成。在示例实施例中，第一凹陷部rs1可以包括第一突起pt1和第二突起pt2中的一个。
61.凹入部rc的下端可以设置在比第一鳍图案105a的上端低第一深度h1的高度处。凹入部rc的下端可以设置在比器件隔离层110的上表面低第二深度h2的高度处。在示例实施例中，第一深度h1可以是例如约60nm或更多、约60nm或更多且约170nm或更少。第一深度h1可以是例如约60nm或更多且约150nm或更少。第二深度h2可以是例如约10nm或更多、约10nm或更多且约120nm或更少。第二深度h2可以是例如约10nm或更多且约110nm或更少。当第一深度h1和第二深度h2大于或小于上述范围时，可能会残留虚设鳍或虚假鳍(ghost fin)，这可能会劣化半导体器件的电性能。
62.图3b示出了半导体器件100a的衬底101的第二区域r2中的第二图案组pg2的图案的示例形状。
63.一对第二鳍图案105b可以具有从衬底101突出并且宽度在第二方向y上向上减小的形状。彼此相邻的一对第二鳍图案105b可以以最小间距p1彼此间隔开。
64.第二凹陷部rs2中的每一个可以包括第一突起pt1、第二突起pt2和在第一突起pt1和第二突起pt2之间凹陷的凹入部rc。突起pt1和pt2可以具有朝向器件隔离层110的上表面向上突出的双峰形状。凹入部rc的中心轴可以在第二方向y上与相邻的第二鳍图案105b的
中心轴间隔开第二距离d2。第二距离d2和最小间距p1之间的关系可以与上面描述的相同。第二凹陷部rs2可以具有与第一凹陷部rs1的形状相似的形状，并且第一凹陷部rs1的描述也可以应用于第二凹陷部rs2。
65.第一突起pt1可以在第二方向y上与一对第二鳍图案105b中的邻近第一突起pt1的第二鳍图案105b间隔开第一间隔s1。第二突起pt2可以与第一平坦部fp1相邻，并且可以在第二方向y上与一对第二鳍图案105b中的邻近第一突起pt1的第二鳍图案105b间隔开第二间隔s2。第一间隔s1可以指第二鳍图案105b的中心轴与第一突起pt1的上端之间的距离，并且第二间隔s2可以指第二鳍图案105b的中心轴与第二突起pt2的上端之间的距离。第一间隔s1可以是最小间距p1的约0.5倍至约0.8倍，第二间隔s2可以是最小间距p1的约1.2倍至约1.5倍。
66.第一平坦部fp1可以被设置为在一对第二凹陷部rs2之间连接到一对第二凹陷部rs2。第一平坦部fp1可以指衬底101的上表面的实质上平坦的一部分。第一平坦部fp1的第一宽度w1与最小间距p1之间的关系可以与以上描述的相同。
67.设置在第一平坦部fp1的一侧上的第二凹陷部rs2可以与邻近该第二凹陷部rs2的第二鳍图案105b间隔开第二距离d2，而设置在第一平坦部fp1的另一侧的另一个第二凹陷部rs2可以从另一个第二鳍图案105b到该另一个第二凹陷部rs2以第三距离间隔开。上述第二距离d2与最小间距p1的关系也可以适用于对第二区域r2中的第三距离的描述。
68.图3c示出了半导体器件100a的衬底101的第三区域r3中的第三图案组pg3的图案的示例形状。
69.一对第三鳍图案105c可以具有从衬底101突出并且宽度在第二方向y上向上减小的形状。彼此相邻的一对第三鳍图案105c可以以最小间距p1彼此间隔开。
70.如前述参考图3a的示例实施例中所述，第三凹陷部rs3中的每一个可以包括第一突起pt1、第二突起pt2和在第一突起pt1和第二突起pt2之间凹陷的凹入部rc。突起pt1和pt2可以具有朝向器件隔离层110的上表面向上突出的双峰形状。凹入部rc的中心轴可以在第二方向y上与相邻的第三鳍图案105c的中心轴间隔开第三距离d3。第三距离d3和最小间距p1之间的关系可以与上面描述的前述示例实施例中的关系相同。第三凹陷部rs3可以具有与第二凹陷部rs2的形状相似的形状，并且第二凹陷部rs2的描述也可以应用于第三凹陷部rs3。
71.一对第二平坦部fp2可以从一对第三凹陷部rs3中的每一个延伸并且可以实质上是平坦的。一对第二平坦部fp2中的每一个的第二宽度w2的描述可以与前述示例实施例中的相同。
72.图4a至图4c是示出了根据示例实施例的半导体器件的截面图。图4a是示出了与图2a中所示的第一区域r1对应的区域的放大图。图4b是示出了与图2a中所示的第二区域r2对应的区域的放大图。图4c是示出了与图2a中所示的第三区域r3对应的区域的放大图。
73.图4a示出了半导体器件100b的衬底101的第一区域r1中的第一图案组pg1的图案的示例形状。
74.第一凹陷部rs1的下端可以设置在比第一鳍图案105a的下端的高度低的高度处。第一凹陷部rs1可以从衬底101的表面部分地凹陷，并且可以具有向下凹入形状。第一凹陷部rs1可以被配置为可以向下凹入而没有尖锐突起的沟槽。第一凹陷部rs1可以具有“u”形
或类似于“u”形的形状。第一凹陷部rs1的中心轴可以在第二方向y上与第一鳍图案105a的中心轴间隔开第一距离d1。第一距离d1和最小间距p1之间的关系可以与前述参考图3a的示例实施例中描述的相同。
75.第一凹陷部rs1的下端可以设置在比第一鳍图案105a的上端低第三深度h3的高度处。第一凹陷部rs1的下端可以设置在比器件隔离层110的上表面低第四深度h4的高度处。在示例实施例中，第三深度h3可以大于第一深度h1，并且第四深度h4可以大于第二深度h2。在示例实施例中，例如，第三深度h3可以是约60nm或更多、约60nm或更多且约170nm或更少。第三深度h3可以是例如约60nm或更多且约150nm或更少。第四深度h4可以是例如约10nm或更多、约10nm或更多且约120nm或更少。第四深度h4可以是例如约10nm或更多且约110nm或更少。当第三深度h3和第四深度h4大于或小于上述范围时，可能会残留虚设鳍或虚假鳍，从而可能劣化半导体器件的电性能。
76.图4b示出了半导体器件100b的衬底101的第二区域r2中的第二图案组pg2的图案的示例形状。
77.第二凹陷部rs2的下端可以设置在比第一平坦部fp1的表面低的高度处。第二凹陷部rs2可以是可以向下凹入而没有尖锐突起的沟槽。除了第二凹陷部rs2的形状之外的结构可以与前述参考图3b描述的示例实施例中的结构相同。
78.图4c示出了半导体器件100b的衬底101的第三区域r3中的第三图案组pg3的图案的示例形状。
79.第三凹陷部rs3的下端可以设置在比第二平坦部fp2的表面的高度低的高度处。第三凹陷部rs3可以被配置为可以向下凹入而没有尖锐突起的沟槽。除了第三凹陷部rs3的形状之外的结构可以与前述参考图3c描述的示例实施例中的结构相同。
80.图5是示出了根据示例实施例的半导体器件的截面图，其示出了对应于图2a的区域。
81.参考图5，半导体器件100c可以包括：鳍图案105a、105b和105c；包括多个沟道层141、142和143的沟道结构140；源/漏区130(见图2b)；以及栅结构160。半导体器件100c还可以包括器件隔离层110、层间绝缘层170和接触结构180。在下面的描述中，将仅描述与图2a至图2c所示的半导体器件100的结构不同的结构。
82.在半导体器件100c中，鳍图案105a、105b和105c可以具有鳍结构，并且栅电极165可以设置在鳍图案105a、105b和105c与沟道结构140之间、在沟道结构140的多个沟道层141、142和143之间、以及沟道结构140的上部中。因此，半导体器件100c可以包括由沟道结构140、源/漏区130和栅电极165形成的多桥沟道fet(mbcfet
tm
)。
83.沟道结构140可以包括在鳍图案105a、105b和105c上的第一沟道层至第三沟道层141、142和143，两个或更多个沟道层在与鳍图案105a、105b和105c的上表面垂直的第三方向z上彼此间隔开。第一沟道层至第三沟道层141、142和143可以连接到源/漏区130，并且可以与鳍图案105a、105b和105c的上表面间隔开。第一沟道层至第三沟道层141、142和143可以被栅介电层162和栅电极165围绕。第一沟道层至第三沟道层141、142和143可以由半导体材料形成，并且可以包括硅(si)、锗化硅(sige)和锗(ge)中的至少一种。例如，第一沟道层至第三沟道层141、142和143可以由与衬底101的材料相同的材料形成。在示例实施例中，包括在单个沟道结构140中的沟道层141、142和143的数量和形状可以变化。
84.图6a至图16是示出了根据示例实施例的制造半导体器件的方法的截面图。图6a至图16示出了在自对准四重图案化(saqp)工艺中去除不需要的虚设图案的方法。例如，示出了在第二区域r2和第三区域r3中的图案组中去除在第二方向y上按顺序布置的至少三个虚设图案的方法。
85.参考图6a，可以在衬底101上形成掩模层120、第一牺牲层122和第二牺牲层，并且可以蚀刻第二牺牲层，从而形成牺牲图案124'。
86.衬底101可以是半导体衬底，例如硅晶片。衬底101可以是绝缘体上硅(soi)衬底。
87.掩模层120可以由含硅材料(例如，氧化硅(siox)、氮氧化硅(sion)、氮化硅(sixny))、含碳材料(例如，非晶碳层(acl)或旋涂硬掩模(soh))、或金属形成。例如，掩模层120可以包括多个层。
88.第一牺牲层122和第二牺牲层可以包括多晶硅、非晶碳层(acl)或旋涂硬掩模(soh)中的一种。
89.掩模层120、第一牺牲层122和第二牺牲层可以通过原子层沉积(ald)、化学气相沉积(cvd)或旋涂工艺形成，并且可以根据材料额外地执行烘烤工艺或固化工艺。
90.可以在第二牺牲层上形成光刻胶(pr)，并且可以通过光刻工艺形成线型光刻胶图案。可以通过使用光刻胶图案作为蚀刻掩模各向异性地蚀刻第二牺牲层来形成第二牺牲图案124'。
91.参考图6b，可以在第二牺牲图案124'的侧壁上形成第一间隔物128。
92.可以形成共形地覆盖第二牺牲图案124'的第一间隔物材料层，并且可以执行回蚀工艺，从而在第二牺牲图案124'的侧壁上形成第一间隔物128。通过回蚀工艺，第一间隔物128的侧壁可以具有朝向第二牺牲图案124'弯曲的形状。
93.可以考虑要最终形成的鳍图案105a、105b和105c(见图1或图2a)之间的间隔或间距来确定第一间隔物材料层的厚度。要最终形成的鳍图案之间的间隔或间距可以比市售光刻设备的分辨率极限窄。
94.第一间隔物材料层可以由相对于第二牺牲图案124'的材料具有蚀刻选择性的材料形成。例如，当第二牺牲图案124'由多晶硅、非晶碳层(acl)或旋涂硬掩模(soh)中的一种形成时，第一间隔物材料层可以由氧化硅或氮化硅形成。第一间隔物材料层可以通过原子层沉积(ald)形成。
95.参考图6c，可以通过相对于第一间隔物128选择性地去除第二牺牲图案124'来形成独立地保留在第一牺牲层122上的第一间隔物。
96.参考图6d，可以通过使用第一间隔物128作为蚀刻掩模来蚀刻第一牺牲层122，来形成第一牺牲图案122'。在形成第一牺牲图案122'时，可以暴露掩模层120。
97.参考图6e，可以在第一牺牲图案122'的侧壁上形成第二间隔物126。可以去除第一间隔物128。
98.可以形成共形地覆盖第一牺牲图案122'的第二间隔物材料层，并且可以执行回蚀工艺，从而在第一牺牲图案122'的侧壁上形成第二间隔物126。
99.可以考虑要最终形成的鳍图案105a、105b和105c的宽度fw来确定第二间隔物材料层的厚度，即第二间隔物126的宽度。要最终形成的鳍图案105a、105b和105c的宽度可以比市售光刻设备的分辨率极限窄。
100.第二间隔物材料层可以由相对于第一牺牲图案122'的材料具有蚀刻选择性的材料形成。例如，当第一牺牲图案122'由多晶硅、非晶碳层(acl)或旋涂硬掩模(soh)中的一种形成时，第二间隔物材料层可以由氧化硅或氮化硅形成。第二间隔物材料层可以通过原子层沉积(ald)形成。
101.参考图6f，通过相对于第二间隔物126选择性地去除第一牺牲图案122'，可以形成独立地保留在掩模层120上的第二间隔物126。
102.参考图6g，可以通过使用第二间隔物126作为蚀刻掩模来蚀刻掩模层120，来形成掩模图案。
103.掩模图案可以形成在与第二间隔物126对应的位置中。掩模图案可以对应于单个图案组中要使用的鳍图案和不需要的虚设图案。
104.在第一区域r1中，可以形成用于形成第一鳍图案105a(在图9a中)的第一掩模图案120aa，并且可以形成用于形成第一保护鳍图案105ga(在图9a中)的第一保护掩模图案120ga。
105.在第二区域r2中，可以形成用于形成第二鳍图案105b(在图9a中)的第二掩模图案120ab，可以形成用于形成第二保护鳍图案105gb(在图9a中)的第二保护掩模图案120gb，并且可以形成在形成鳍图案之前去除的第一虚设掩模图案120da。
106.在第三区域r3中，可以形成用于形成第三鳍图案105c(图9a中)的第三掩模图案120ac，可以形成用于形成第三保护鳍图案105gc(图9a中)的第三保护掩模图案120gc，并且可以形成在形成鳍图案之前去除的第二虚设掩模图案120db。
107.参考图7a，可以形成第一材料层112，并且可以在第一材料层112上形成具有第一开口op1的第一光刻胶图案p10。
108.参考图7b，第一材料层112的一部分可以通过第一光刻胶图案p10的第一开口op1被去除，并且掩模图案120'和第二间隔物126可以在第二区域r2和第三区域r3中被部分地去除。
109.第一材料层112可以被形成为覆盖衬底101的表面并填充掩模图案120aa、120ga、120ab、120gb、120da、120ac、120gb和120db之间的区域。第一材料层112可以被形成为填充第二间隔物126之间的区域并覆盖第二间隔物126的上表面。第一光刻胶图案p10可以形成在第一材料层112上。
110.从第二区域r2和第三区域r3去除的掩模图案120da和120db以及第二间隔物126可以是与形成图2a所示的平坦部fp1和fp2的位置对应的图案。第一开口op1的位置可以与图案组中的每一个的没有形成鳍图案的区域相对应。
111.在该工艺中，第二区域r2和第三区域r3中的平坦部fp1和fp2的第一宽度w1和第二宽度w2可以根据通过第一开口op1去除的掩模图案的数量来确定。
112.参考图8，通过使用掩模图案120aa、120ga、120ab、120gb、120ac和120gb作为蚀刻掩模各向异性地蚀刻衬底101，第一鳍图案105a和第一保护鳍图案105ga可以形成在衬底101的第一区域r1上，第二鳍图案105b和第二保护鳍图案105gb可以形成在第二区域r2上，并且第三鳍图案105c和第三保护鳍图案105gc可以形成在第三区域r3上。
113.在第一鳍图案至第三鳍图案105a、105b和105c中，可以形成被半导体器件100中的栅电极165(见图2b)围绕的沟道区。第一保护鳍图案至第三保护鳍图案105ga、105gb和
105gc可以是虚设图案，其与第一鳍图案至第三鳍图案105a、105b和105c相邻设置，并且包括通过由图案之间的间隙差异引起的蚀刻负载而沉积在其侧壁上的蚀刻残留物lp。由于在后续工艺中去除了其宽度因蚀刻负载而改变的第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc，因此最终保留的鳍图案105a、105b和105c可以具有均匀的尺寸(或宽度)。
114.在该工艺中，可以在衬底101的与去除的掩模图案120da和120db对应的表面上形成第一初始平坦部fp1a和第二初始平坦部fp2a。
115.参考图9a，可以形成第二材料层114，并且可以在第二材料层114上形成具有第二开口op2的第二光刻胶图案p20。
116.参考图9b，可以通过第二光刻胶图案p20的第二开口op2去除第二材料层114的一部分，并且可以去除第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc的一部分。
117.可以在对应于第二开口op2的位置从上部部分地去除第二材料层114。随着第二材料层114被部分地去除，第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc的一部分可以被暴露。可以去除与第二开口op2对应的第二间隔物126和掩模图案120ga、120gb和120gc，并且可以从上部去除暴露的第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc。因此，第一凹陷部至第三凹陷部rs1、rs2和rs3的一部分可以形成在第一区域至第三区域r1、r2和r3中。
118.参考图10a，可以形成第三材料层116，并且可以在第三材料层116上形成具有第三开口op3的第三光刻胶图案p30。
119.参考图10b，可以通过第三光刻胶图案p30去除第三材料层116的一部分，并且可以去除其他第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc。
120.可以在对应于第三开口op3的位置从上部部分地去除第三材料层116。可以去除第三材料层116的一部分，从而可以暴露其余的第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc的一部分。可以去除与第三开口op3对应的第二间隔物126和掩模图案120ga、120gb和120gc，并且可以从上部去除其余的暴露的第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc。因此，如图2a所示，第一凹陷部至第三凹陷部rs1、rs3和rs3可以形成在第一区域至第三区域r1、r2和r3中，并且可以形成第一平坦部fp1和第二平坦部fp2。
121.参考图11a和图11b，代替参考图9a至图10b描述的工艺，可以形成第一材料层112a，可以形成具有开口op1a、op2a和op3a的第一光刻胶图案p10a，第一材料层112a可以被部分地去除，并且第一保护鳍图案至第三保护鳍图案105ga、105gb和105gc可以在相同的制造工艺中被去除。
122.图12a和图12b更详细地示出了通过参考图9a至图10b描述的工艺从第一区域至第三区域r1、r2和r3去除保护鳍图案的工艺。图12a是示出了图11b所示的“a”部分的放大图，并且示出了去除在彼此相邻的鳍图案105和保护鳍图案105g之中的保护鳍图案的工艺。
123.参考图12a，可以从上部去除保护鳍图案105g，从而可以在下部中形成双峰形状的凹陷部rs。凹陷部rs可以包括向上突出的突起pt1和pt2以及在突出部分之间的凹陷的凹入部rc。
124.当通过深沟槽隔离工艺去除虚设鳍时，由于包括诸如氧化硅之类的材料的绝缘层和包括诸如硅之类的材料的虚设鳍一起被去除，所以虚设鳍可以以尖锐突起的形状保留在被去除的区域中。为了限制和/或防止通过深沟槽隔离工艺保留具有尖锐突起的鳍，可以形
成具有期望的和/或备选的预定深度或更深的沟槽。根据示例实施例，如参考图9a至图10b所述，由于通过选择性地仅去除保护鳍图案来形成凹陷部rs，因此凹陷部rs可以保留为具有弯曲表面的双峰形状的图案而不是向上的尖锐图案。
125.参考图12b，可以从上部去除保护鳍图案105g，从而可以形成从衬底101的表面向下凹入的凹陷部rs。凹陷部rs可以是可以向下凹入而没有尖锐突起的沟槽。凹陷部rs的深度可以相对小于通过深沟槽隔离形成的凹陷的深度。例如，凹陷部rs可以被形成为距鳍图案105的上端的深度为约10nm或更多且约60nm或更少。由于相邻的鳍图案105可以被隔离而无需深地形成凹陷部rs，所以可以减少鳍图案105的倾斜度。
126.参考图13，器件隔离层110可以被形成为使得鳍图案105a、105b和105c的上部可以突出。
127.第一鳍图案至第三鳍图案105a、105b和105c之间的空间可以填充有器件隔离层110。保留在第一鳍图案至第三鳍图案105a、105b和105c上的掩模图案120'可以被去除，并且器件隔离层110的一部分可以被蚀刻到期望的和/或备选的预定深度，使得第一鳍图案至第三鳍图案105a、105b和105c的上部可以突出。
128.参考图14，可以形成与鳍图案105a、105b和105c相交的牺牲栅结构150。
129.牺牲栅结构150可以通过后续工艺形成在如图2b和图2c所示的设置有栅介电层162、栅电极165和栅封盖层166的区域中。每个牺牲栅结构150可以包括牺牲栅绝缘层152、牺牲栅电极155和牺牲栅封盖层156。牺牲栅绝缘层152和牺牲栅封盖层156可以是绝缘层，而牺牲栅电极155可以是导电层，但其示例实施例不限于此。间隔物层164可以设置在牺牲栅结构150的两侧。
130.参考图15，鳍图案105a、105b和105c可以部分地凹陷进牺牲栅结构150的两侧，并且可以形成源/漏区130。
131.源/漏区130可以形成在鳍图案105a、105b和105c上，鳍图案105a、105b和105c可以在从牺牲栅结构150的两侧部分地去除鳍图案105a、105b和105c之后凹陷。源/漏区130可以使用例如选择性外延生长(seg)工艺形成。源/漏区130可以包括掺有杂质的半导体材料，例如si、sige或sic。杂质可以在形成源/漏区130的现场(in-situ)掺杂或者可以在生长之后单独注入。
132.在形成源/漏区130之后，可以形成层间绝缘层170。层间绝缘层170可以通过以下操作来形成：沉积绝缘材料以覆盖牺牲栅结构150和源/漏区130，并且通过平坦化工艺暴露牺牲栅结构150的上表面。
133.参考图16，可以去除牺牲栅结构150，并且可以形成栅结构160。
134.可以相对于鳍图案105a、105b和105c选择性地去除牺牲栅结构150。可以使用干蚀刻工艺和湿蚀刻工艺中的至少一种去除牺牲栅结构150。可以在去除了牺牲栅结构150的区域中形成开口。
135.栅介电层162、栅电极165和栅封盖层166可以顺序形成以填充开口。栅介电层162可以沿着开口的侧壁和下表面实质上共形地形成。栅电极165可以由多个导电材料层形成。
136.此后，参考图2a至图2c，可以形成栅隔离图案168，并且可以形成接触结构180。
137.在示例实施例中，已经描述了栅隔离图案168可以在形成栅电极165之后形成，但是在形成牺牲栅结构150的工艺中，可以首先形成栅隔离图案168，并且可以去除牺牲栅结
构150，从而形成栅结构160。在这种情况下，栅介电层162可以被设置为沿着栅隔离图案168的侧壁延伸。
138.图17a至图19是示出了根据示例实施例的制造半导体器件的方法的截面图。图17a至图19示出了在自对准双重图案化(sadp)工艺中去除不需要的虚设图案的方法。例如，提供了从第二区域r2和第三区域r3中的图案组中去除在第二方向y上按顺序布置的至少两个虚设图案的方法。
139.参考图17a，可以在衬底101上形成第一牺牲层222和第二牺牲层，并且可以蚀刻第二牺牲层，从而形成第二牺牲图案224'。
140.第一牺牲层222和第二牺牲层可以由含硅材料(例如，氧化硅(siox)、氮氧化硅(sion)、氮化硅(sixny)或多晶硅)、含碳材料(例如，非晶碳层(acl)或旋涂硬掩模(soh))、或金属形成。
141.可以在第二牺牲层上形成光刻胶，并且可以通过光刻工艺形成线型光刻胶图案。可以通过使用光刻胶图案作为蚀刻掩模各向异性地蚀刻第二牺牲层来形成第二牺牲图案224'。
142.参考图17b，可以在第二牺牲图案224'的侧壁上形成第一间隔物228。形成第一间隔物228可以与参考图6b所述的形成第一间隔物128相同。通过回蚀工艺，第一间隔物228的侧壁可以具有朝向第二牺牲图案224'弯曲的形状。
143.参考图17c，可以通过相对于第一间隔物228选择性地去除第二牺牲图案224'来形成独立地保留在第一牺牲层222上的第一间隔物。
144.参考图17d，可以通过使用第一间隔物228作为蚀刻掩模来蚀刻第一牺牲层222，来形成第一牺牲图案222'。
145.参考图18a，可以形成第一材料层212，并且可以在第一材料层212上形成具有第一开口opa的第一光刻胶图案p12。
146.参考图18b，第一材料层212的一部分可以通过第一光刻胶图案p12的第一开口opa被去除，并且第一牺牲图案222'和第二牺牲图案224’可以从第二区域r2和第三区域r3中被部分去除。
147.在该工艺中，第二区域r2和第三区域r3中的平坦部的宽度可以根据通过第一开口opa去除的第一牺牲图案222'的数量来确定。
148.参考图19，通过使用第一牺牲图案222'作为蚀刻掩模各向异性地蚀刻衬底101，第一鳍图案205a和第一保护鳍图案205ga可以形成在衬底101的第一区域r1上，第二鳍图案205b和第二保护鳍图案205gb可以形成在第二区域r2上，并且第三鳍图案205c和第三保护鳍图案205gc可以形成在第三区域r3上。
149.第一保护鳍图案至第三保护鳍图案205ga、205gb和205gc可以分别被设置为与第一鳍图案至第三鳍图案205a、205b和205c相邻，并且可以是虚设图案，可以通过由图案之间的间隙差异引起的蚀刻负载在虚设图案的侧壁上沉积有蚀刻残留物。由于在后续工艺中去除了其宽度因蚀刻负载而改变的第一保护鳍图案至第三保护鳍图案205ga、205gb和205gc，因此最终保留的鳍图案205a、205b和205c可以具有均匀的尺寸(或宽度)。
150.参考图20a，可以形成第二材料层224，并且可以在第二材料层224上形成具有第二开口opb的第二光刻胶图案p22。
151.参考图20b，可以通过第二光刻胶图案p22的第二开口opb去除第二材料层224的一部分，并且可以去除第一保护鳍图案至第三保护鳍图案205ga、205gb和205gc。
152.可以在对应于第二开口opb的位置从第二材料层224暴露第一保护鳍图案至第三保护鳍图案205ga、205gb和205gc，并且第一保护鳍图案至第三保护鳍图案205ga、205gb和205gc可以被去除，从而在第一区域至第三区域r1、r2和r3中形成第一凹陷部至第三凹陷部rs1、rs2和rs3。第一凹陷部至第三凹陷部rs1、rs2和rs3的形状可以具有如图12a或图12b所示的凹陷部rs的形状。
153.如参考图13至图16所述，可以形成器件隔离层110、源/漏区130和栅结构160。此后，可以形成栅隔离图案168和接触结构180。
154.示例实施例还可以应用于其中有源区垂直延伸到衬底101的上表面且栅结构围绕有源区的垂直fet，或者应用于使用具有铁电特性的栅绝缘膜的负电容fet(ncfet)。
155.根据前述示例实施例，可以提供包括在单个图案组中具有均匀尺寸的鳍图案的半导体器件及其制造方法。因此，可以制造具有改善的可靠性的半导体器件。
156.虽然以上已经示出了并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。