膜上芯片封装件和包括该膜上芯片封装件的显示装置的制作方法

膜上芯片封装件和包括该膜上芯片封装件的显示装置
1.相关申请的交叉引用
2.本技术要求于2020年9月23日在韩国知识产权局提交的第10-2020-0123299号韩国专利申请的优先权和权益，该韩国专利申请的整个内容通过引用并入本文。
技术领域
3.本发明构思涉及一种膜上芯片封装件和包括该膜上芯片封装件的显示装置。


背景技术：

4.随着对信息显示的日益关注以及对便携式信息介质的日益增长的需求，显示装置的需求和商业化已经成为焦点。


技术实现要素：

5.本发明构思的目的是提供一种能够在不增加制造成本的情况下最小化显示装置的非显示区域的膜上芯片封装件和包括该膜上芯片封装件的显示装置。
6.根据本发明构思的实施例的显示装置包括：显示面板，包括数据线、栅线、设置在数据线之间的时钟线、在显示区域中连接到数据线和栅线的像素以及在显示区域中连接到时钟线和栅线的栅驱动电路；印刷电路板，在印刷电路板上安装有时序控制器；以及连接膜，在连接膜上安装有数据驱动器，连接膜连接时序控制器和数据驱动器，连接数据驱动器和数据线并且连接时序控制器和时钟线。连接膜可以包括：基底膜，包括第一区域和围绕第一区域的第二区域，在第一区域上安装有数据驱动器；第一输入端子和第二输入端子，设置在基底膜的一侧并且连接到时序控制器；第一输出端子，设置在基底膜的另一侧并且连接到数据线；第二输出端子，设置在基底膜的另一侧并且连接到时钟线；输入线，从第一输入端子延伸到第一区域；输出线，从第一输出端子延伸到第一区域；以及第一连接线，在平面图中与第一区域重叠并且将第二输入端子连接到第二输出端子。第一连接线可以设置在输出线之间。
7.在实施例中，第一连接线可以不与输入线和输出线相交，并且第一连接线、输入线和输出线可以设置在基底膜上的同一层上。
8.在实施例中，第一连接线在平面图中可以与数据驱动器重叠，并且可以与数据驱动器电分离。
9.在实施例中，第一连接线可以包括多个组，并且多个组可以被设置为彼此间隔开，至少一条输出线介于多个组之间。
10.在实施例中，第一连接线中的每一条包括被施加具有180度的相位差的时钟信号的一对第一连接线，并且一对第一连接线可以彼此相邻设置。
11.在实施例中，一对第一连接线可以设置在两条相邻的输出线之间，并且可以与第一连接线中除了该一对第一连接线之外的其他第一连接线间隔开，至少一条输出线介于一对第一连接线与其他第一连接线之间。
12.在实施例中，时钟线可以包括扫描时钟线和进位时钟线，栅驱动电路可以包括多个级，多个级中的每一个响应于起始信号或从先前级提供的先前进位信号而使用通过进位时钟线中的对应的进位时钟线提供的进位时钟信号产生进位信号并且使用通过扫描时钟线中的对应的扫描时钟线提供的扫描时钟信号产生扫描信号，扫描信号被提供到栅线中的对应的一条，并且扫描时钟线被设置为与进位时钟线间隔开，至少一条数据线介于扫描时钟线与进位时钟线之间。
13.在实施例中，扫描时钟线可以与多个级中的对应的级的一侧相邻设置，并且进位时钟线可以与多个级中的对应的级的另一侧相邻设置。
14.在实施例中，连接到扫描时钟线的第一连接线可以与连接到进位时钟线的第一连接线间隔开，至少一条输出线介于连接到扫描时钟线的第一连接线与连接到进位时钟线的第一连接线之间。
15.在实施例中，显示面板可以进一步包括连接到栅驱动电路的至少一条电力线，并且连接膜可以进一步包括：至少一个第三输入端子，设置在基底膜的一侧并且通过印刷电路板连接到电源；至少一个第三输出端子，设置在基底膜的另一侧并且连接到至少一条电力线；以及至少一条第二连接线，连接至少一个第三输入端子和至少一个第三输出端子。
16.在实施例中，至少一条第二连接线可以通过基底膜的第二区域将至少一个第三输入端子连接到至少一个第三输出端子。
17.在实施例中，至少一条第二连接线可以横过基底膜的第一区域将至少一个第三输入端子连接到至少一个第三输出端子。
18.在实施例中，显示装置可以进一步包括其上分别安装有多个数据驱动器的多个连接膜，并且多个连接膜中的每一个可以连接时序控制器和数据驱动器，连接数据驱动器和数据线中的对应的数据线，并且连接时序控制器和时钟线中的对应的时钟线。
19.在实施例中，显示面板可以进一步包括连接到栅驱动电路的电力线，连接膜中的每一个可以进一步包括：第三输入端子，设置在基底膜的一侧并且通过印刷电路板连接到电源；第三输出端子，设置在基底膜的另一侧并且连接到电力线；以及第二连接线，连接第三输入端子和第三输出端子，并且第一连接线设置在第二连接线中的一对第二连接线之间。
20.在实施例中，第一连接线中的被施加具有180度的相位差的时钟信号的一对第一连接线可以设置在一对第二连接线之间。
21.根据本发明构思的实施例的膜上芯片封装件电连接在两个基板之间。膜上芯片封装件可以包括：基底膜，包括第一区域和围绕第一区域的第二区域，在第一区域上安装有集成电路；第一输入端子和第二输入端子，设置在基底膜的一侧；第一输出端子和第二输出端子，设置在基底膜的另一侧；输入线，从第一输入端子延伸到第一区域；输出线，从第一输出端子延伸到第一区域；以及第一连接线，在平面图中与第一区域重叠并且将第二输入端子连接到第二输出端子。第一连接线和输出线交替设置。
22.在实施例中，第一连接线可以不与输入线和输出线相交，并且第一连接线、输入线和输出线可以设置在基底膜上的同一层上。
23.在实施例中，第一连接线可以包括多个组，并且多个组可以被设置为彼此间隔开，输出线介于多个组之间。
24.在实施例中，第一连接线中的每一条包括被施加具有180度的相位差的时钟信号的一对第一连接线，并且该一对第一连接线可以彼此相邻设置。
25.在实施例中，一对第一连接线可以设置在两条相邻的输出线之间，并且可以与第一连接线中除了该一对第一连接线之外的其他第一连接线间隔开，至少一条输出线介于该一对第一连接线与其他第一连接线之间。
26.根据本发明构思的实施例的显示装置可以包括分散在显示面板的显示区域中的栅驱动电路，并且连接到栅驱动电路的时钟线可以设置在显示面板中的数据线之间。因此，显示面板上可以不需要单独的非显示区域来设置栅驱动电路，并且可以最小化显示面板的非显示区域。
27.此外，膜上芯片封装件可以包括通过穿过或通过安装有数据驱动器的第一区域将时钟信号从时序控制器传输到显示面板的时钟线的连接线，并且连接线可以不与连接到显示面板的数据线的输出线相交。因此，膜上芯片封装件可以仅包括一个导电层，并且可以降低膜上芯片封装件和包括膜上芯片封装件的显示装置的制造成本。
28.本发明构思的实施例的效果不受以上所示的内容的限制，并且本说明书中包括更多各种效果。
附图说明
29.图1是示出根据实施例的显示装置的平面图。
30.图2是图1的区域q1的放大平面图。
31.图3是示出图1的显示装置中包括的像素的示例的电路图。
32.图4是示出图3的像素的示例的截面图。
33.图5是示出图1的显示装置的示例的平面图。
34.图6是示出图5的显示装置中包括的栅驱动电路的框图。
35.图7是示出图6的栅驱动电路中使用的时钟信号的示例的波形图。
36.图8是示出图6的栅驱动电路中包括的级的示例的图。
37.图9是示出图5的显示装置的示例的图。
38.图10是示出图5的显示装置的另一示例的图。
39.图11是示出图9的显示装置中包括的连接膜的示例的图。
40.图12是示出图9的显示装置中包括的连接膜的另一示例的图。
41.图13是示出图5的显示装置的另一示例的图。
42.图14是示出图13的显示装置中包括的连接膜的示例的图。
43.图15是示出图13的显示装置中包括的连接膜的另一示例的图。
44.图16是示出图5的显示装置的另一示例的图。
45.图17是示出图16的显示装置中包括的连接膜的示例的图。
具体实施方式
46.对本领域技术人员来说显而易见的是，在不脱离本公开的精神或范围的情况下，可以对本公开进行各种修改和变化，并且在附图中例示并在详细描述中说明具体实施例。因此，旨在只要对本发明构思的修改和变化落入本发明构思及其等同物的范围内，本发明
构思就涵盖它们。
47.在整个说明书中，相同的附图标记指定相同的元件。在附图中，为了清楚起见，夸大了结构的尺寸。术语“第一”、“第二”等可以简单地用于描述各种构成元件，但是这些术语可以不限于受限的含义。上述术语仅用于将一个构成元件与其他构成元件区分开。例如，在所附权利要求书的范围内，第一构成元件可以被称为第二构成元件，并且类似地，第二构成元件可以被称为第一构成元件。在说明单数时，除非有相反的明确描述，否则其可以被解释为复数含义。
48.在说明书中，词“包含”或“具有”用于指定特征、数字、过程、操作、构成元件、部分或其组合的存在，并且应当理解，不预先排除一个或多个其他特征、数字、过程、操作、构成元件、部分或其组合的存在或附加的可能性。此外，将理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”时，其可以直接在另一元件上，或者也可以存在居间元件。在说明书中，将理解，当将诸如层、膜、区域或基板的元件称为设置在另一元件“上”时，设置方向不限于向上方向并且包括侧面方向或向下方向。相比之下，将理解，当诸如层、膜、区域或基板的元件被称为在另一元件“下”时，其可以直接在另一元件下，或者也可以存在居间元件。
49.在本技术中，当一个部件(例如，“第一部件”)被称为“(可操作地或通信地)与另一部件(例如，“第二部件”)耦接或耦接到另一部件(例如，“第二部件”)”或“连接到”另一部件(例如，“第二部件”)时，应当理解，一个部件可以直接连接到另一部件，或者可以通过其他部件(例如，“第三部件”)连接。另一方面，当一个部件(例如，“第一部件”)被称为“直接耦接”或“直接连接”到另一部件(例如，“第二部件”)时，可以理解，在一个部件与另一部件之间不存在其他部件(例如，“第三部件”)。
50.在下文中，将参考附图更详细地描述本发明构思的优选实施例和本领域技术人员理解本发明构思的内容所需的其他实施例。除非另有相反的说明，否则单数形式的术语可以包括复数形式。
51.图1是示出根据实施例的显示装置的平面图。图2是图1的区域q1的放大平面图。
52.参考图1和图2，显示装置1000(或平铺的显示装置)可以基于图像数据显示图像。显示装置1000可以在第三方向dr3上显示图像。
53.显示装置1000可以包括多个显示面板100(或子显示装置)。
54.显示装置1000可以通过连接两个或更多个显示面板100而形成。在图1中，显示面板100以2
×
2矩阵配置来布置，但是显示装置1000中包括的显示面板100的布置和数量不限于此。
55.在本发明构思的实施例中，显示装置1000中包括的显示面板100可以彼此紧密接触地安装在机壳中，或者可以通过单独的粘合剂彼此连接。
56.虽然附图中未示出，但是在显示面板100之间设置了缓冲剂以防止由于碰撞而造成的损坏，但是不限于此。例如，可以在显示面板100之间设置透明胶带或透明树脂以连接显示面板100。
57.相邻的显示面板100之间至少可以存在间隙wd。间隙wd是其中存在粘合剂和/或缓冲剂的部分。当相邻的显示面板100之间的间隙wd大于预定距离时，显示面板100之间的边界在视觉上被识别出，从而导致较差的可视性。
58.显示面板100中的每一个可以独立地显示彼此不同的图像或者可以显示一个图像
的一部分。
59.在实施例中，显示装置1000可以包括第一显示面板101、第二显示面板102、第三显示面板103和第四显示面板104。显示装置1000可以包括设置在显示面板100中的每一个中的多个像素pxl。
60.第一显示面板101可以包括设置在基板sub的显示区域da中的多个像素px1。第二显示面板102可以包括设置在基板sub的显示区域da中的多个像素px2。第三显示面板103可以包括设置在基板sub的显示区域da中的多个像素px3。第四显示面板104可以包括设置在基板sub的显示区域da中的多个像素px4。稍后将参考图3和图4描述像素pxl。
61.在显示面板100中的每一个的显示区域da中，可以提供连接到像素pxl的栅线和数据线以及线(例如，时钟线、电力线和控制线)和用于驱动像素pxl的驱动器(例如，栅驱动电路)。
62.此外，显示面板100中的每一个可以包括不通过其显示图像的非显示区域。非显示区域可以提供在显示区域da的至少一侧。与显示区域da相比，非显示区域可以具有极小的面积，并且根据实施例，可以不存在非显示区域。
63.在实施例中，设置在相邻的显示面板100的最外侧的像素pxl之间沿第一方向dr1的第一距离ws1可以小于或等于一个显示面板100中的像素pxl之间沿第一方向dr1的第一距离wp1。例如，设置在第一显示面板101的最外侧的像素px1与设置在第二显示面板102的最外侧的像素px2之间的第一距离ws1可以小于或等于第一显示面板101中的像素px1之间沿第一方向dr1的第一距离wp1。例如，设置在第一显示面板101的最外侧的像素px1与设置在第三显示面板103的最外侧的像素px3之间沿第二方向dr2的第二距离ws2可以小于或等于第一显示面板101中的像素px1之间沿第二方向dr2的第二距离wp2。根据实施例，显示装置1000中的沿第一方向dr1的第一距离ws1、沿第一方向dr1的第一距离wp1、沿第二方向dr2的第二距离ws2和沿第二方向dr2的第二距离wp2可以相同。
64.在这种情况下，显示装置1000的显示面板100可以不被用户识别为分离的屏幕，而是可以被识别为一个屏幕。
65.为了使显示装置1000的像素pxl之间的距离基本相等，即，最小化可能存在于显示面板100中的每一个的最外侧的非显示区域，用于驱动像素pxl的栅驱动电路可以不设置在非显示区域中，而是应该分散在显示区域da中。稍后将参考图9描述栅驱动电路的具体布置。
66.图3是示出图1的显示装置中包括的像素的实施例的电路图。
67.参考图3，像素pxl可以包括第一至第三薄膜晶体管m1、m2和m3(或开关元件、晶体管)、存储电容器cst和发光元件ld。第一至第三薄膜晶体管m1、m2和m3可以是n型晶体管。然而，第一至第三薄膜晶体管m1、m2和m3可以是p型晶体管。
68.在第一薄膜晶体管m1中，栅电极可以连接到栅节点na，一个电极(或第一电极)可以连接到第一电力线vdd(或第一电源)，并且另一电极(或第二电极)可以连接到源节点nb。第一薄膜晶体管m1可以被称为驱动晶体管。
69.在第二薄膜晶体管m2中，栅电极可以连接到扫描线sc(或第一栅线)，一个电极可以连接到数据线dl，并且另一电极可以连接到栅节点na。第二薄膜晶体管m2可以被称为开关晶体管或扫描晶体管等。扫描线sc可以连接到稍后参考图6描述的栅驱动电路。数据线dl
可以连接到稍后参考图5描述的数据驱动器。
70.在第三薄膜晶体管m3中，栅电极可以连接到感测扫描线ss(或第二栅线)，一个电极可以连接到感测线rl，并且另一电极可以连接到源节点nb。第三薄膜晶体管m3可以被称为初始化晶体管或感测晶体管等。感测扫描线ss可以连接到稍后参考图6描述的栅驱动电路。感测线rl可以与数据线dl成对布置，并且可以连接到稍后参考图5描述的数据驱动器。根据实施例，可以省略感测线rl和第三薄膜晶体管m3。
71.在存储电容器cst中，一个电极可以连接到栅节点na，并且另一电极可以连接到源节点nb。
72.在发光元件ld中，阳极可以连接到源节点nb，并且阴极可以连接到第二电力线vss(或第二电源)。发光元件ld可以是作为使用具有无机晶体结构的材料的微型元件的示例的、具有小至纳米级或微米级的尺寸的发光二极管。发光元件ld可以是通过蚀刻法制造的微发光二极管或者通过生长法制造的微发光二极管。然而，发光元件ld不限于此，并且发光元件ld可以是有机发光二极管。
73.第一电力电压可以由第一电力线vdd供应，并且第二电力电压可以由第二电力线vss供应。第一电力电压和第二电力电压可以是像素pxl的操作所需的电压，并且第一电力电压可以具有高于第二电力电压的电压电平的电压电平。
74.具有导通电压电平的扫描信号(或第一扫描脉冲)可以被施加到扫描线sc，并且具有导通电压电平的感测扫描信号(或第一感测扫描脉冲)可以被施加到感测扫描线ss。并且，与特定灰度值相对应的数据信号可以被施加到数据线dl。
75.在这种情况下，第二薄膜晶体管m2可以响应于扫描信号而导通，并且数据信号可以被供应到存储电容器cst的一个电极。此外，第三薄膜晶体管m3可以响应于感测扫描信号而导通，并且施加到感测线rl的第一参考电压可以被提供到存储电容器cst的另一电极。因此，与数据信号和第一参考电压之间的差相对应的电压可以被存储在存储电容器cst中。此后，当第二薄膜晶体管m2和第三薄膜晶体管m3截止时，流过第一薄膜晶体管m1的驱动电流的量可以根据存储在存储电容器cst中的电压来确定，并且发光元件ld可以发射具有与驱动电流的量相对应的亮度的光。
76.另一方面，由于用于在像素pxl中写入数据的扫描信号和用于像素pxl的发光的感测扫描信号具有相同的波形，因此根据实施例，施加到扫描线sc的扫描信号也可以作为感测扫描信号被施加到感测扫描线ss。
77.图4是示出图3的像素的示例的截面图。
78.参考图4，像素pxl可以包括基底层bsl、像素电路层pcl和显示元件层dpl。由于图3中示出的第一至第三薄膜晶体管m1、m2和m3具有彼此基本相同或相似的结构，因此为了便于描述，图4中仅示出了第一至第三薄膜晶体管m1、m2和m3中的第一薄膜晶体管m1。
79.基底层bsl可以是刚性或柔性基板。例如，基底层bsl可以包括刚性材料或柔性材料。基底层bsl可以与参考图1描述的基板sub相对应。
80.像素电路层pcl可以设置在基底层bsl上，并且可以包括缓冲层bfl、第一薄膜晶体管m1、栅绝缘层gi、第一层间绝缘层ild1和第二层间绝缘层ild2、桥接图案brp、电力线ple、第一接触孔cnt1、第二接触孔cnt2以及钝化层psv。
81.缓冲层bfl可以设置在基底层bsl上。缓冲层bfl可以防止杂质从外部扩散。缓冲层
bfl可以包括诸如氮化硅(sin
x
)、氧化硅(sio
x
)、氮氧化硅(sio
x
ny)和氧化铝(alo
x
)等的材料中的至少一种。
82.第一薄膜晶体管m1可以包括半导体层scl、栅电极ge、源电极se(或第二电极)和漏电极de(或第一电极)。
83.半导体层scl可以设置在缓冲层bfl上。半导体层scl可以包括氧化物半导体。然而，半导体层scl不限于此，并且半导体层scl可以包括多晶硅或非晶硅。
84.半导体层scl可以包括与源电极se接触的第一接触区以及与漏电极de接触的第二接触区。
85.第一接触区和第二接触区可以是掺杂有杂质的半导体图案。第一接触区与第二接触区之间的区域可以是沟道区。沟道区可以是未掺杂有杂质的本征半导体。
86.栅绝缘层gi可以提供在半导体层scl上。栅绝缘层gi可以包括无机材料。根据实施例，栅绝缘层gi可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氮氧化硅(sio
x
ny)和氧化铝(alo
x
)中的至少一种。根据实施例，栅绝缘层gi可以包括有机材料。
87.栅电极ge可以设置在栅绝缘层gi上。栅电极ge的位置可以与半导体层scl的沟道区的位置相对应。例如，栅电极ge可以设置在半导体层scl的沟道区上，栅绝缘层gi介于栅电极ge与该沟道区之间。
88.第一层间绝缘层ild1可以设置在栅电极ge上。像栅绝缘层gi一样，第一层间绝缘层ild1可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氮氧化硅(sio
x
ny)和氧化铝(alo
x
)中的至少一种。
89.源电极se和漏电极de可以设置在第一层间绝缘层ild1上。源电极se可以穿过栅绝缘层gi和第一层间绝缘层ild1以接触半导体层scl的第一接触区，并且漏电极de可以穿过栅绝缘层gi和第一层间绝缘层ild1以接触半导体层scl的第二接触区。
90.第二层间绝缘层ild2可以设置在源电极se和漏电极de上。像第一层间绝缘层ild1和栅绝缘层gi一样，第二层间绝缘层ild2可以包括无机材料。无机材料可以包括作为第一层间绝缘层ild1和栅绝缘层gi的构成材料例示的材料，例如氮化硅(sin
x
)、氧化硅(sio
x
)、氮氧化硅(sio
x
ny)和氧化铝(alo
x
)中的至少一种。根据实施例，第二层间绝缘层ild2可以包括有机材料。
91.桥接图案brp可以设置在第二层间绝缘层ild2上。桥接图案brp可以通过穿透第二层间绝缘层ild2的接触孔电连接到漏电极de。
92.电力线ple可以设置在第二层间绝缘层ild2上。电力线ple可以是上面参考图3描述的第二电力线vss，并且第二电力电压被供应给电力线ple。
93.钝化层psv可以设置在桥接图案brp和电力线ple上以及在第二层间绝缘层ild2上。钝化层psv可以覆盖桥接图案brp和电力线ple。
94.钝化层psv可以以包括有机绝缘层、无机绝缘层或设置在无机绝缘层上的有机绝缘层的形式提供。
95.钝化层psv可以包括电连接到桥接图案brp的一个区域的第一接触孔cnt1和电连接到电力线ple的一个区域的第二接触孔cnt2。
96.显示元件层dpl可以设置在像素电路层pcl上，并且可以包括堤图案bnp、第一电极el1、第二电极el2、第一绝缘层ins1、堤bnk、发光元件ld、第二绝缘层ins2、第一接触电极
cne1、第二接触电极cne2和第三绝缘层ins3。
97.堤图案bnp可以具有向上突出的形状，并且第一电极el1和第二电极el2可以设置在堤图案bnp上以形成反射分隔壁。由于形成了反射分隔壁，因此可以提高从发光元件ld在第三方向dr3上的光发射的光效率。
98.第一电极el1可以设置在钝化层psv和堤图案bnp上。第一电极el1可以是上面参考图3描述的第一电力线vdd的电压通过其经由第一薄膜晶体管m1被施加的路径，并且可以是可以向其提供关于发光元件ld的电信息的路径。
99.第二电极el2可以设置在钝化层psv和堤图案bnp上。第二电极el2可以是上面参考图3描述的第二电力线vss的电压可以通过其被施加的路径。
100.第一电极el1和第二电极el2可以在第三方向dr3(或显示方向)上反射从发光元件ld发射的光，从而提高发光元件ld的发光效率。
101.第一绝缘层ins1可以设置在第一电极el1和第二电极el2上以及在钝化层psv上。像第二层间绝缘层ild2一样，第一绝缘层ins1可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氮氧化硅(sion)和氧化铝(alo
x
)中的至少一种。
102.第一绝缘层ins1的至少一部分可以设置在第一接触电极cne1与第一电极el1之间以及第二接触电极cne2与第二电极el2之间，以稳定电连接并且减弱外部影响。
103.堤bnk可以设置在第一绝缘层ins1(或像素电路层pcl)上。堤bnk可以是限定像素pxl的发光区域的结构。发光区域可以是指其中从发光元件ld发射光的区域。例如，堤bnk可以被设置为围绕像素pxl的发光元件ld并且可以被设置在相邻的像素pxl之间的边界区域中。
104.发光元件ld可以设置在第一绝缘层ins1上。发光元件ld可以设置在第一电极el1与第二电极el2之间的第一绝缘层ins1上。发光元件ld可以是具有小至纳米级或微米级的尺寸的发光二极管。
105.在实施例中，发光元件ld可以包括第一半导体层、第二半导体层、有源层和绝缘层。第一半导体层可以包括具有预定类型的半导体层，并且第二半导体层可以包括与第一半导体层不同类型的半导体层。例如，第一半导体层可以包括n型半导体层，并且第二半导体层可以包括p型半导体层。第一半导体层和第二半导体层可以包括inalgan、gan、algan、ingan、aln和inn中的至少一种半导体材料。有源层可以设置在第一半导体层与第二半导体层之间。有源层可以具有单个或多个量子阱结构。当预定电压或更高电压的电场被施加到发光元件ld的两端时，电子-空穴对可以在有源层中耦合以发光。绝缘层可以覆盖发光元件ld的除了发光元件ld的两端之外的外圆周表面，并且可以防止有源层接触发光元件ld外部的导体。
106.第二绝缘层ins2可以设置在发光元件ld上。第二绝缘层ins2可以被形成为覆盖与发光元件ld的有源层对应的区域。第二绝缘层ins2可以包括有机材料和无机材料中的至少一种。
107.根据实施例，第二绝缘层ins2的至少一部分可以设置在发光元件ld下方。当在发光元件ld与第一绝缘层ins1之间形成间隙时，在第二绝缘层ins2形成在发光元件ld上的同时，第二绝缘层ins2可以填充第一绝缘层ins1与发光元件ld之间的间隙。
108.第一接触电极cne1和第二接触电极cne2可以设置在发光元件ld和第二绝缘层
ins2上以及在第一绝缘层ins1上。第一接触电极cne1和第二接触电极cne2可以通过形成在第一绝缘层ins1中的接触孔(或开口)分别电连接到第一电极el1和第二电极el2。
109.第一接触电极cne1和第二接触电极cne2可以包括包含氧化铟锡(ito)、氧化铟锌(izo)和氧化铟锡锌(itzo)的透明导电材料中的至少一种。
110.通过第一电极el1提供的电信号可以通过第一接触电极cne1提供给发光元件ld且通过第二电极el2提供的电信号可以通过第二接触电极cne2提供给发光元件ld，并且发光元件ld可以基于提供的电信号发光。
111.第三绝缘层ins3可以设置在堤bnk、第一接触电极cne1、第二接触电极cne2和第二绝缘层ins2上。第三绝缘层ins3可以包括有机材料和无机材料中的至少一种。第三绝缘层ins3可以保护显示元件层dpl免受外部影响。
112.根据实施例，颜色转换层和/或滤色器可以设置在第三绝缘层ins3上。
113.颜色转换层可以包括与特定颜色相对应的颜色转换颗粒。颜色转换层可以包括将从设置在像素pxl中的发光元件ld发射的第一颜色的光转换为第二颜色(或特定颜色)的光的颜色转换颗粒。例如，当发光元件ld发射具有蓝色的光时，颜色转换层可以包括将从发光元件ld发射的光转换为红光或绿光的量子点颜色转换颗粒。
114.滤色器可以选择性地透射从颜色转换层发射的光(即，转换为特定颜色的光)。滤色器可以包括红色滤色器、绿色滤色器和蓝色滤色器。
115.图5是示出图1的显示装置的示例的平面图。由于图1中示出的显示面板100彼此基本相同或相似，因此为了便于描述，图5中的显示装置1000以一个显示面板100为中心示意性地示出。
116.参考图1至图5，显示装置1000可以包括显示面板100、时序控制器150、印刷电路板pcb、数据驱动器140和连接膜cof(或膜上芯片封装件)。显示装置1000可以进一步包括电源160(例如，电力管理集成电路(pmic))。
117.显示面板100可以包括提供在显示区域da中的扫描线sc(和感测扫描线ss)、数据线dl(和感测线rl)和像素pxl。
118.扫描线sc可以在第一方向dr1上延伸并且可以在第二方向dr2上顺序排列。数据线dl可以在第二方向dr2上延伸并且可以在第一方向dr1上顺序排列。像素pxl可以分别设置在扫描线sc和数据线dl相交的区域中，或者可以分别设置在由扫描线sc和数据线dl限定的区域中。像素pxl中的每一个可以包括参考图3和图4描述的发光元件ld和用于驱动像素pxl的像素电路。图5中示出的像素pxl中的每一个可以与其中设置像素电路的区域相对应。
119.在实施例中，显示面板100可以进一步包括设置在显示区域da中的栅驱动电路120。栅驱动电路120可以从时序控制器150接收栅控制信号，可以基于栅控制信号生成扫描信号(或栅信号)，并且可以将扫描信号提供给扫描线sc(和感测扫描线ss)。例如，栅驱动电路120可以使用包括在栅控制信号中的时钟信号和起始信号(或起始脉冲)来生成扫描信号。
120.栅驱动电路120可以分散在显示区域da中。例如，栅驱动电路120可以包括多个晶体管和至少一个电容器，并且晶体管和至少一个电容器可以分散在显示区域da中的像素pxl之间。栅驱动电路120的晶体管和至少一个电容器可以使用与参考图4描述的第一薄膜晶体管m1相同的工艺同时形成。
121.在实施例中，栅驱动电路120可以包括多个块blk1和blk2。如图5中所示，栅驱动电路120可以包括在第一方向dr1上设置在显示面板100的一侧的第一块blk1和在第一方向dr1上设置在显示面板100的另一侧的第二块blk2。第一块blk1和第二块blk2中的每一个可以连接到扫描线sc，并且可以以相同的时序将扫描信号提供给扫描线sc。由于第一块blk1和第二块blk2从显示面板100的左侧和右侧提供扫描信号，因此可以减轻由于扫描线sc的负载引起的扫描信号的延迟和衰减。然而，栅驱动电路120不限于此，并且栅驱动电路120可以包括一个块或三个或更多个块。即，可以在显示面板100中提供一个栅驱动电路120或多个栅驱动电路120。
122.在实施例中，显示面板100可以进一步包括时钟线clks(以及电力线和控制线)。时钟线clks可以在第二方向dr2上延伸并且可以在第一方向dr1上排列。时钟线clks可以连接到栅驱动电路120，并且驱动栅驱动电路120所需的时钟信号可以由时钟线clks供应。驱动栅驱动电路120所需的电力电压(例如，用于导通内部晶体管的导通电压、用于截止内部晶体管的截止电压)由电力线供应，并且用于控制栅驱动电路120的操作的控制信号(例如，起始信号(或起始脉冲)、用于初始化或复位栅驱动电路120的复位信号以及用于仅将扫描信号输出到特定扫描线sc的选择信号等)可以由控制线供应。
123.时钟线clks中的至少一些可以设置在数据线dl之间。即，时钟线clks和数据线dl可以交替设置在显示区域da中。
124.时序控制器150可以控制栅驱动电路120和数据驱动器140。时序控制器150可以从诸如图形控制器的外部装置接收控制信号(例如，包括外部时钟信号的控制信号)，并且可以基于控制信号生成栅控制信号和数据控制信号。时序控制器150可以将栅控制信号提供给栅驱动电路120，并且将数据控制信号提供给数据驱动器140。
125.此外，时序控制器150可以重新排列从外部(例如，图形处理器)提供的输入数据(或原始图像数据)以生成图像数据，并且可以将图像数据提供给数据驱动器140。时序控制器150可以安装在印刷电路板pcb(或控制板)上。
126.电源160可以生成驱动栅驱动电路120和数据驱动器140所需的电力电压。电源160可以安装在印刷电路板pcb上，或者可以通过印刷电路板pcb连接到栅驱动电路120和数据驱动器140。
127.数据驱动器140可以从时序控制器150接收数据控制信号和图像数据，并且可以生成与图像数据对应的数据信号。数据驱动器140可以通过数据线dl将数据信号提供给显示面板100。数据驱动器140可以被实现为集成电路并且安装在连接膜cof(或数据驱动电路膜、柔性电路基板)的第一区域a1上，并且可以通过形成在印刷电路板pcb上的线连接到时序控制器150。
128.当显示装置1000包括多个数据驱动器140时，数据驱动器140中的每一个可以安装在多个连接膜cof中的对应的一个上并且连接到时序控制器150。例如，当显示面板100在第一方向dr1上包括7680个像素pxl或7680条数据线dl时，显示装置1000可以包括分别安装在24个连接膜cof上的24个数据驱动器140，并且24个数据驱动器140中的每一个可以连接到对应的320条数据线dl。
129.在实施例中，连接膜cof可以包括输出线l_out和连接线l_cn(或路由线)。输出线l_out可以从其上安装有数据驱动器140的第一区域a1延伸到连接膜cof的连接到显示面板
100的另一端，并且可以将数据信号从数据驱动器140提供给或传输到显示面板100中的数据线dl。
130.连接线l_cn可以从连接膜cof的连接到印刷电路板pcb的一端经过或穿过第一区域a1延伸到连接膜cof的另一端。连接线l_cn在平面图中可以与数据驱动器140重叠，但是可以与数据驱动器140电分离。例如，在平面图中，连接线l_cn可以设置在数据驱动器140的被提供来将连接膜cof电连接到数据驱动器140的凸块之间。
131.连接线l_cn可以连接到显示面板100的时钟线clks，并且可以将时钟信号从时序控制器150提供给或传输到显示面板100的时钟线clks。根据实施例，连接线l_cn中的一些可以连接到显示面板100的控制线和电力线，可以将来自时序控制器150的控制信号提供给显示面板100中的控制线，并且可以将来自电源160的电力电压提供给显示面板100中的电力线。
132.在实施例中，连接线l_cn可以不与输出线l_out相交。例如，连接线l_cn和输出线l_out可以通过同一工艺形成在连接膜cof中的同一层上。在这种情况下，连接膜cof可以仅需要包括连接线l_cn和输出线l_out的一个导电层。
133.作为参考，一般的显示面板可以包括形成在设置在显示区域的一侧(例如，在第一方向dr1上的一侧)的非显示区域中的栅驱动电路，并且一般的连接膜的连接线(即，用于将时钟信号传输到栅驱动电路的连接线)可以设置在一般的连接膜的在第一方向dr1上的一侧。由于根据本发明构思的实施例的栅驱动电路120形成在显示面板100的显示区域da中，因此连接膜中的连接线必须设置在输出线l_out之间。然而，当连接膜中的连接线被设置为与输出线l_out相交以在输出线l_out之间设置连接线时，连接膜可能需要用于在连接线和输出线l_out相交的区域中形成桥接线的附加的导电层。即，连接膜可能需要两个或更多个导电层，从而可能增加连接膜的制造成本。
134.因此，在根据本发明构思的实施例的连接膜cof中，可以设置连接线l_cn以穿过其上安装有数据驱动器140的第一区域a1，从而连接线l_cn可以设置在输出线l_out之间而不与输出线l_out相交。
135.稍后将参考图11描述连接膜cof和连接线l_cn的更具体的配置。
136.如参考图5所描述的，栅驱动电路120可以分散在显示面板100的显示区域da中，并且连接到栅驱动电路120的时钟线clks(和控制线)可以设置在显示面板100中的数据线dl之间。因此，显示面板100中不需要用于布置栅驱动电路120的单独的非显示区域，因此可以最小化显示面板100的非显示区域。
137.此外，连接膜cof可以包括连接线l_cn，连接线l_cn穿过其上安装有数据驱动器140的第一区域a1并且将时钟信号从时序控制器150传输到显示面板100的时钟线clks，并且连接线l_cn可以不与连接到显示面板100的数据线dl的输出线l_out相交。因此，连接膜cof可以仅包括一个导电层，并且可以降低连接膜cof(以及包括连接膜cof的显示装置1000)的制造成本。
138.图6是示出图5的显示装置中包括的栅驱动电路的框图。图7是示出图6的栅驱动电路中使用的时钟信号的示例的波形图。
139.参考图5至图7，栅驱动电路120可以包括多个级st1至stn(这里，n是正整数)。参考图5描述的第一块blk1和第二块blk2中的每一个可以包括多个级st1至stn。
140.级st1至stn可以分别连接到扫描线sc1至scn(以及感测扫描线ss1至ssn)。扫描线sc1至scn和感测扫描线ss1至ssn可以分别与参考图3描述的扫描线sc和感测扫描线ss相对应。
141.另外，级st1至stn可以连接到多条时钟线clks1至clks8中的对应的时钟线。此外，级st1至stn可以共同连接到电力线pl和控制线cl。驱动级st1至stn中的每一个所需的电力电压可以由电力线pl供应，并且用于控制级st1至stn中的每一个的驱动的控制信号可以由控制线cl供应。根据实施例，当起始信号用作同时初始化或复位级st1至stn的复位信号时，控制线cl可以包括通过其供应起始信号的起始信号线stvp。
142.时钟线可以包括第一时钟线clks1至第八时钟线clks8，并且第一时钟线clks1至第八时钟线clks8中的每一个可以包括稍后参考图8描述的扫描时钟线和进位时钟线。然而，这只是示例并且时钟线clks1至clks8的数量不限于此，并且例如，时钟线可以仅包括第一时钟线clks1至第六时钟线clks6，可以不包括第七时钟线clks7和第八时钟线clks8。
143.施加到第一时钟线clks1至第八时钟线clks8的时钟信号可以具有不同的相位。如图7中所示，分别施加到第一时钟线clks1至第八时钟线clks8的第一扫描时钟信号sc_ck1至第八扫描时钟信号sc_ck8(以及第一进位时钟信号cr_ck1至第八进位时钟信号cr_ck8)可以具有彼此相同的周期，但是可以具有特定的相位差(例如，1/8周期的相位差)。例如，第二扫描时钟信号sc_ck2可以具有从第一扫描时钟信号sc_ck1的相位延迟的相位。同时，第一扫描时钟信号sc_ck1至第八扫描时钟信号sc_ck8中的一些扫描时钟信号可以具有与第一扫描时钟信号sc_ck1至第八扫描时钟信号sc_ck8中的其余扫描时钟信号互补的波形(或者180度或半个周期的相位差)。例如，在其中第一扫描时钟信号sc_ck1具有逻辑低电平(或第一电压电平、截止电压电平)的间隔中，第五扫描时钟信号sc_ck5可以具有逻辑高电平(或第二电压电平、导通电压电平)，并且在其中第五扫描时钟信号sc_ck5具有逻辑低电平的间隔中，第一扫描时钟信号sc_ck1可以具有逻辑高电平。即，第一扫描时钟信号sc_ck1和第五扫描时钟信号sc_ck5可以具有彼此互补的波形。类似地，第二扫描时钟信号sc_ck2和第六扫描时钟信号sc_ck6可以具有互补的波形，第三扫描时钟信号sc_ck3和第七扫描时钟信号sc_ck7可以具有彼此互补的波形，并且第四扫描时钟信号sc_ck4和第八扫描时钟信号sc_ck8可以具有彼此互补的波形。如稍后所描述的，当第一时钟线clks1至第八时钟线clks8设置在显示区域da(参考图1)中时，施加到第一时钟线clks1至第八时钟线clks8的时钟信号(例如，具有大约25v至30v的电压电平的脉冲)可能作为噪声影响像素pxl。为了减轻或防止这种影响，被施加具有互补波形的时钟信号的时钟线clks1至clks8可以成对布置。
144.第一进位时钟信号cr_ck1至第八进位时钟信号cr_ck8中的每一个可以具有与第一扫描时钟信号sc_ck1至第八扫描时钟信号sc_ck8中的对应的扫描时钟信号相同的波形，或者可以具有与该对应的扫描时钟信号不同的波形。
145.第一级st1可以连接到第一时钟线clks1，第二级st2可以连接到第二时钟线clks2，第三级st3可以连接到第三时钟线clks3，第四级st4可以连接到第四时钟线clks4，第五级st5可以连接到第五时钟线clks5，第六级st6可以连接到第六时钟线clks6，第七级st7可以连接到第七时钟线clks7，并且第八级st8可以连接到第八时钟线clks8。类似于第一级st1至第八级st8，第八级st8之后的级可以连接到第一时钟线clks1至第八时钟线clks8中的对应的时钟线。第n级stn和第八级st8可以连接到第八时钟线clks8。
146.在实施例中，级st1至stn中的每一个可以使用时钟信号对通过起始信号线stvp提供的起始信号或从前一级提供的前一进位信号进行移位，以生成进位信号和扫描信号(以及感测扫描信号)。
147.例如，第一级st1可以通过使用通过第一时钟线clks1提供的第一时钟信号(例如，第一进位时钟信号cr_ck1和第一扫描时钟信号sc_ck1)来对起始信号进行移位，以生成第一进位信号和第一扫描信号(以及第一感测扫描信号)。第一进位信号可以被提供给第一进位线cr1，并且第一扫描信号可以被提供给第一扫描线sc1。第五级st5可以通过使用通过第五时钟线clks5提供的第五时钟信号(例如，第五进位时钟信号cr_ck5和第五扫描时钟信号sc_ck5)对从第一级st1(即，第五级st5的先前级)提供的第一进位信号进行移位，以生成第五进位信号和第五扫描信号(以及第五感测扫描信号)。第五进位信号可以被提供给第五进位线cr5，并且第五扫描信号可以被提供给第五扫描线sc5。类似于第五级st5，第六级st6可以通过使用通过第六时钟线clks6提供的第六时钟信号(例如，第六进位时钟信号cr_ck6和第六扫描时钟信号sc_ck6)对从第二级st2(即，第六级st6的先前级)提供的第二进位信号(即，通过第二进位线cr2提供的第二进位信号)进行移位，以生成第六进位信号和第六扫描信号(以及第六感测扫描信号)。第六进位信号可以被提供给第六进位线cr6，并且第六扫描信号可以被提供给第六扫描线sc6。第n级stn可以通过使用通过第八时钟线clks8提供的第八时钟信号(例如，第八进位时钟信号cr_ck8和第八扫描时钟信号sc_ck8)对从第n-4级(即，第n级stn的先前级)提供的第n-4进位信号(即，通过第n-4进位线crn-4提供的第n-4进位信号)进行移位，以生成第n进位信号和第n扫描信号(以及第n感测扫描信号)。第n进位信号可以被提供给第n进位线crn，并且第n扫描信号可以被提供给第n扫描线scn。
148.图8是示出图6的栅驱动电路中包括的级的示例的图。由于图6中示出的级st1至stn彼此基本上相同或相似，因此将描述级sti(这里，i是小于或等于n的正整数)作为级st1至stn的代表。
149.参考图6至图8，级sti可以包括节点控制电路sst1、第一输出电路sst2和第二输出电路sst3。时钟线clks可以包括进位时钟线cr_clk和扫描时钟线sc_clk。时钟线clks可以与参考图6描述的第一时钟线clks1至第八时钟线clks8相对应。参考图7描述的第一进位时钟信号cr_ck1至第八进位时钟信号cr_ck8中的对应的进位时钟信号可以被施加到进位时钟线cr_clk，并且参考图7描述的第一扫描时钟信号sc_ck1至第八扫描时钟信号sc_ck8中的对应的扫描时钟信号可以被施加到扫描时钟线sc_clk。
150.节点控制电路sst1可以连接到先前级的先前进位线crp(这里，p是正整数)、电力线pl和控制线cl。电力线pl可以包括被施加用于截止晶体管的低电压(或具有截止电压电平的电压)的第一低电压线vgl1和第二低电压线vgl2以及被施加用于导通晶体管的高电压(或具有导通电压电平的电压)的高电压线vgh。根据实施例，电力线pl可以仅包括一条低电压线。在另一实施例中，电力线pl可以不包括高电压线。
151.节点控制电路sst1可以基于通过先前级的先前进位线crp提供的先前进位信号(或通过起始信号线stvp提供的起始信号)来控制第一节点q的节点电压(即，第一节点电压)和第二节点qb的节点电压(即，第二节点电压)。
152.例如，当先前进位信号为逻辑低电平(或截止电压电平)时，节点控制电路sst1可以控制第二节点qb，使得第二节点qb的第二节点电压具有逻辑高电平(或导通电压电平)，
并且可以控制第一节点q，使得第一节点q的第一节点电压保持在逻辑低电平。例如，当先前进位信号具有逻辑高电平时，节点控制电路sst1可以控制第一节点q，使得第一节点q的第一节点电压具有逻辑高电平，并且可以控制第二节点qb，使得第二节点qb的第二节点电压保持在逻辑低电平。
153.根据实施例，节点控制电路sst1可以基于通过控制线cl提供的控制信号来控制第一节点q的节点电压(即，第一节点电压)和第二节点qb的节点电压(即，第二节点电压)。例如，节点控制电路sst1可以基于通过起始信号线stvp提供的起始信号来控制第一节点q，使得第一节点q的第一节点电压保持在逻辑低电平或者被复位。
154.第一输出电路sst2可以响应于第一节点q的第一节点电压而通过进位输出端子cr_out(或进位线cri)输出作为进位信号的施加到进位时钟线cr_clk的进位时钟信号，并且可以响应于第二节点qb的第二节点电压而将进位信号全面降低(full-down)或保持在第二逻辑低电平(或施加到第二低电压线vgl2(或第二电力线)的第二低电压)。第一输出电路sst2可以包括第三晶体管t3和第四晶体管t4，并且第三晶体管t3可以包括连接到进位时钟线cr_clk的第一电极、连接到进位输出端子cr_out的第二电极和连接到第一节点q的栅电极。第四晶体管t4可以包括连接到进位输出端子cr_out的第一电极、连接到第二低电压线vgl2的第二电极和连接到第二节点qb的栅电极。
155.第二输出电路sst3可以响应于第一节点q的第一节点电压而将通过扫描时钟线sc_clk提供的扫描时钟信号作为扫描信号输出到扫描输出端子sc_out(或扫描线sci)，并且可以响应于第二节点qb的第二节点电压而将扫描信号全面降低或保持在第一逻辑低电平(或施加到第一低电压线vgl1(或第一电力线)的第一低电压)。第二输出电路sst3可以包括第一晶体管t1和第二晶体管t2。第一晶体管t1可以包括连接到扫描时钟线sc_clk的第一电极、连接到扫描输出端子sc_out的第二电极和连接到第一节点q的栅电极。第二晶体管t2可以包括连接到扫描输出端子sc_out的第一电极、连接到第一低电压线vgl1的第二电极和连接到第二节点qb的栅电极。此外，第二输出电路sst3可以进一步包括连接在第一晶体管t1的栅电极与扫描输出端子sc_out之间的第一电容器c1，以对逻辑高电平的扫描时钟信号进行升压。
156.由于扫描信号的波形和进位信号的波形可能彼此不同，因此可以使用与进位时钟线cr_clk不同的扫描时钟线sc_clk，并且可以在级sti中提供与第一输出电路sst2不同的第二输出电路sst3。为了防止第一输出电路sst2的输出(即，进位信号)和第二输出电路sst3的输出(即，扫描信号)之间的干扰，可以使用第一低电压线vgl1和第二低电压线vgl2。
157.同时，在图8中，级sti被示出为包括用于输出进位信号的第一输出电路sst2和用于输出扫描信号的第二输出电路sst3，但是级sti不限于此。例如，级sti可以进一步包括用于从扫描信号独立地输出感测扫描信号的第三输出电路，并且第三输出电路可以与第二输出电路sst3基本相同地实现。
158.图9是示出图5的显示装置的示例的图。图10是示出图5的显示装置的另一示例的图。由于除了布置之外，图5中示出的第一块blk1、连接到第一块blk1的数据驱动器140和连接膜cof与第二块blk2、连接到第二块blk2的数据驱动器140和连接膜cof基本相同或相似，因此在图9和图10中，以第一块blk1、连接到第一块blk1的数据驱动器140和连接膜cof为中心示意性地示出了显示装置。另外，在图9和图10中，以显示面板100中的时钟线sc_clk1至
sc_clk8和cr_clk1至cr_clk8为中心示意性地示出了显示装置。
159.参考图5至图9，显示面板100可以包括分散在显示区域da中的级st1至st12(或栅驱动电路120(参考图5))。级st1至st12可以与参考图6描述的级st1至stn相对应。如参考图5所描述的，为了最小化显示面板100的非显示区域，级st1至st12可以分散在显示区域da中。
160.级st1至st12中的每一个可以分散在包括多个像素行和多个像素列的单位区域ua中。如图9中所示，第一级st1可以设置在第一扫描线sc1至第四扫描线sc4和多条数据线dl(例如，40条数据线dl)彼此相交的单位区域ua中。即，级st1至stn可以各自设置在与连续的四条扫描线相对应的单位区域ua中。然而，这是示例，并且考虑到构成级st1至stn的晶体管和电容器的数量和容量，级st1至st12中的每一个可以设置在与1条、2条、3条、5条或更多条扫描线相对应的单位区域中。例如，如图10中所示，级st1至st12中的每一个可以被设置为分别与一个像素行相对应，并且级st1至st12可以在第一方向dr1上不彼此重叠。
161.级st1至stn可以包括沿第二方向dr2延伸的多个子块blk_s1至blk_s4，并且可以设置在彼此分离的区域中。如图9中所示，级st1至stn可以被划分为第一子块blk_s1至第四子块blk_s4。然而，这是示例，并且级st1至stn可以被划分为八个子块或两个子块。可以根据时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8的数量不同地设置子块的数量。
162.第一子块blk_s1可以包括第一级st1、第五级st5和第九级st9等。即，第一子块blk_s1可以包括连接到第一扫描时钟线sc_clk1和第五扫描时钟线sc_clk5(以及第一进位时钟线cr_clk1和第五进位时钟线cr_clk5)的级。
163.在实施例中，第一子块blk_s1中的级st1、st5和st9可以被设置为沿第二方向dr2彼此间隔开。例如，如图10中所示，第一级st1和第五级st5可以以其中至少一条线可以在第一方向dr1上延伸的空间彼此间隔开布置。如稍后参考图13所描述的，在第一方向dr1上延伸的电力线(或水平电力线)可以沿第二方向dr2设置在相邻的级之间的空间中。
164.类似地，第二子块blk_s2可以包括连接到第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6(以及第二进位时钟线cr_clk2和第六进位时钟线cr_clk6)的第二级st2、第六级st6和第十级st10等。第三子块blk_s3可以包括连接到第三扫描时钟线sc_clk3和第七扫描时钟线sc_clk7(以及第三进位时钟线cr_clk3和第七进位时钟线cr_clk7)的第三级st3、第七级st7和第十一级st11等。第四子块blk_s4可以包括连接到第四扫描时钟线sc_clk4和第八扫描时钟线sc_clk8(以及第四进位时钟线cr_clk4和第八进位时钟线cr_clk8)的第四级st4、第八级st8和第十二级st12等。
165.当级st1至stn被划分为第一子块blk_s1至第四子块blk_s4时，时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8可以分散以与对应的子块相邻，并且可以减少时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8之间的干扰(例如，由于重叠引起的电容)。
166.此外，由于第一子块blk_s1至第四子块blk_s4中的每一个仅包括这样的级，该级从包括该级的子块中包括的级接收进位信号，因此消除了在第一子块blk_s1至第四子块blk_s4之间传输进位信号的进位信号线，从而也可以减小进位信号线的寄生电容。
167.显示面板100可以包括设置在数据线dl之间的时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8。时钟线可以包括第一扫描时钟线sc_clk1至第八扫描时钟线sc_clk8和第一进位时钟线cr_clk1至第八进位时钟线cr_clk8。第一扫描时钟线sc_clk1至第八扫描时
钟线sc_clk8和第一进位时钟线cr_clk1至第八进位时钟线cr_clk8可以分别与参考图8描述的扫描时钟线sc_clk和进位时钟线cr_clk相对应。参考图7描述的第一扫描时钟信号sc_ck1至第八扫描时钟信号sc_ck8可以分别被施加到第一扫描时钟线sc_clk1至第八扫描时钟线sc_clk8，并且第一进位时钟信号cr_ck1至第八进位时钟信号cr_ck8可以分别被施加到第一进位时钟线cr_clk1至第八进位时钟线cr_clk8。另外，第一扫描时钟线sc_clk1和第一进位时钟线cr_clk1可以被包括在参考图6描述的第一时钟线clks1中，并且第二扫描时钟线sc_clk2和第二进位时钟线cr_clk2可以被包括在参考图6描述的第二时钟线clks2中。即，第j(这里，j是小于或等于8的正整数)扫描时钟线和第j进位时钟线可以被包括在参考图6描述的第j时钟线中。
168.时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8可以连接到连接膜cof中的第一连接线l_cn1，并且可以通过参考图5描述的印刷电路板pcb从时序控制器150接收时钟信号。第一连接线l_cn1可以被包括在参考图5描述的连接线l_cn中。
169.在实施例中，时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8中的具有180度(或半周期)的相位差的两条时钟线被设置为形成一对。如上所述，由于具有180度的相位差的两个时钟信号引起的噪声相互抵消，因此可以减少时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8对与其相邻的像素pxl的影响。
170.在实施例中，扫描时钟线sc_clk1至sc_clk8可以与对应的子块的一侧相邻设置，并且进位时钟线cr_clk1至cr_clk8可以与对应的子块的另一侧相邻设置。
171.例如，第一扫描时钟线sc_clk1和相对于第一扫描时钟线sc_clk1具有180度的相位差的第五扫描时钟线sc_clk5可以形成一对，并且可以设置在第一子块blk_s1的一侧。第一进位时钟线cr_clk1和相对于第一进位时钟线cr_clk1具有180度的相位差的第五进位时钟线cr_clk5可以形成一对，并且可以设置在第一子块blk_s1的另一侧(例如，在第一子块blk_s1与第二子块blk_s2之间)。
172.类似地，第二扫描时钟线sc_clk2和相对于第二扫描时钟线sc_clk2具有180度的相位差的第六扫描时钟线sc_clk6可以形成一对，并且可以设置在第二子块blk_s2的一侧(例如，在第一子块blk_s1与第二子块blk_s2之间)。第二进位时钟线cr_clk2和相对于第二进位时钟线cr_clk2具有180度的相位差的第六进位时钟线cr_clk6可以形成一对，并且可以设置在第二子块blk_s2的另一侧(例如，在第二子块blk_s2与第三子块blk_s3之间)。
173.在实施例中，第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6可以被设置为与第一进位时钟线cr_clk1和第五进位时钟线cr_clk5间隔开，至少一个像素pxl介于第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6与第一进位时钟线cr_clk1和第五进位时钟线cr_clk5之间。例如，第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6可以被设置为与第一进位时钟线cr_clk1和第五进位时钟线cr_clk5间隔开，40个像素pxl(或40条数据线dl)介于第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6与第一进位时钟线cr_clk1和第五进位时钟线cr_clk5之间。根据实施例，第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6与第一进位时钟线cr_clk1和第五进位时钟线cr_clk5之间的距离分别可以与第二进位时钟线cr_clk2和第六进位时钟线cr_clk6与第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6之间的距离相同或不同。
174.类似地，第三扫描时钟线sc_clk3和相对于第三扫描时钟线sc_clk3具有180度的
相位差的第七扫描时钟线sc_clk7可以形成一对并且可以设置在第三子块blk_s3的一侧，并且第三进位时钟线cr_clk3和相对于第三进位时钟线cr_clk3具有180度的相位差的第七进位时钟线cr_clk7可以形成一对并且可以设置在第三子块blk_s3的另一侧。第四扫描时钟线sc_clk4和相对于第四扫描时钟线sc_clk4具有180度的相位差的第八扫描时钟线sc_clk8可以形成一对并且可以设置在第四子块blk_s4的一侧，并且第四进位时钟线cr_clk4和相对于第四进位时钟线cr_clk4具有180度的相位差的第八进位时钟线cr_clk8可以形成一对并且可以设置在第四子块blk_s4的另一侧。
175.同时，在图9和图10中，仅示出了两条时钟线设置在一个级的一侧(或另一侧)，但是本发明构思不限于此。例如，在栅驱动电路120(参考图5)(或第一块blk1，参考图5)包括两个子块的情况下，四条时钟线可以设置在一个级的一侧。
176.如上所述，被施加具有互补波形的时钟信号的时钟线可以被布置为形成一对。因此，可以减少时钟线对像素pxl的影响。
177.图11是示出图9的显示装置中包括的连接膜的示例的图。在图11中，进一步示出了连接到连接膜cof的印刷电路板pcb的一部分和显示面板100的一部分。图12是示出图9的显示装置中包括的连接膜的另一示例的图。
178.参考图9至图12，连接膜cof可以包括基底膜bsf、第一输入端子in1、第二输入端子in2、第一输出端子out1和第二输出端子out2、输入线l_in、输出线l_out以及第一连接线l_cn1。
179.基底膜bsf可以是柔性基板。基底膜bsf可以包括第一区域a1和第二区域a2。数据驱动器140可以安装在第一区域a1中。第二区域a2可以围绕第一区域a1，并且可以设置第一输入端子in1、第二输入端子in2、第一输出端子out1、第二输出端子out2以及输入线l_in、输出线l_out和第一连接线l_cn1。
180.第一输入端子in1和第二输入端子in2可以设置在基底膜bsf的连接到印刷电路板pcb的一侧(例如，上侧)。第一输入端子in1和第二输入端子in2可以通过印刷电路板pcb的导线连接到时序控制器150。
181.如图11中所示，第一输入端子in1可以设置在第二输入端子in2之间，但是本发明构思不限于此。如图12中所示，第一输入端子in1和第二输入端子in2可以分别设置在彼此分开的区域中。
182.第一输出端子out1和第二输出端子out2可以设置在基底膜bsf的连接到显示面板100的另一侧(例如，下侧)。第一输出端子out1可以连接到显示面板100中的数据线dl。第二输出端子out2可以连接到显示面板100中的时钟线clks。第二输出端子out2可以设置在第一输出端子out1之间。即，第一输出端子out1和第二输出端子out2可以在第一方向dr1上交替布置。
183.输入线l_in可以从第一输入端子in1延伸到第一区域a1。输入线l_in可以将第一输入端子in1连接到数据驱动器140。输入线l_in可以将数据控制信号和图像数据从时序控制器150传输到数据驱动器140。根据实施例，第一输入端子in1可以与输入线l_in一体地形成。在这种情况下，第一输入端子in1可以是输入线l_in的一端。
184.输出线l_out可以从第一区域a1延伸到第一输出端子out1。输出线l_out可以将数据驱动器140连接到第一输出端子out1。输出线l_out可以将由数据驱动器140生成的数据
信号传输到显示面板100中的数据线dl。根据实施例，第一输出端子out1可以与输出线l_out一体地形成。
185.第一连接线l_cn1可以从第二输入端子in2经过或穿过第一区域a1延伸到第二输出端子out2。第一连接线l_cn1可以将第二输入端子in2连接到第二输出端子out2。根据实施例，第一连接线l_cn1可以与第二输入端子in2和第二输出端子out2一体地形成。
186.第一连接线l_cn1可以设置在输出线l_out之间。此外，第一连接线l_cn1可以不与输出线l_out和输入线l_in相交，并且第一连接线l_cn1、输出线l_out和输入线l_in可以设置在基底膜bsf上的同一层上并且通过同一工艺同时形成。
187.根据参考图9描述的时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8与数据线dl之间的配置，第一连接线l_cn1可以设置在输出线l_out之间。另外，根据输出线l_out的布置，第一连接线l_cn1中的一些可以从第一区域a1在与第二方向dr2相反的方向上顺序地延伸，在与第一方向dr1相反的方向上延伸，在对角线方向上延伸，并且然后可以在第二方向dr2上朝向显示装置100延伸。
188.在实施例中，设置在两条相邻的数据线dl之间的第一连接线l_cn1可以包括至少两条子连接线。相应地，第二输出端子out2也可以包括至少两个子输出端子。例如，如图11中所示，第一连接线l_cn1可以包括第一子连接线l_cn1-1和第二子连接线l_cn1-2。第一子连接线l_cn1-1和第二子连接线l_cn1-2可以通过第二输出端子out2(或子输出端子)连接到一对时钟线(例如，第一扫描时钟线sc_clk1和第五扫描时钟线sc_clk5，或者第一进位时钟线cr_clk1和第五进位时钟线cr_clk5等)。即，第一连接线l_cn1可以包括多个组，每个组包括两条子连接线。多个组可以被设置为彼此间隔开，输出线l_out介于多个组之间。
189.同时，在图11中，第一连接线l_cn1之间的距离(即，一对第一连接线l_cn1和与其相邻的另一对第一连接线l_cn1之间的距离，或者组之间的距离)被示出为彼此不同，但是这是示例并且不限于此。例如，第一连接线l_cn1之间的距离可以相同，并且大约40条输出线l_out可以均等地设置在第一连接线l_cn1之间(即，组之间)。
190.如参考图11和图12所描述的，连接膜cof可以包括被设置为在平面图中与其上安装有数据驱动器140的第一区域a1重叠的第一连接线l_cn1，并且第一连接线l_cn1可以设置在输出线l_out之间并且可以不与输出线l_out和输入线l_in相交。例如，第一连接线l_cn1中的一些可以从第一区域a1的上侧到下侧与第一区域a1完全地相交，并且第一连接线l_cn1中的一些可以与靠近第一区域a1的上侧设置的区域重叠。因此，连接膜cof可以仅包括一个导电层，并且连接膜cof的制造成本可以不增加。
191.图13是示出图5的显示装置的另一示例的图。在图13中，示出了与图9相对应的图。此外，在图13中，以显示面板100中的电力线pl和控制线cl为中心示意性地示出了显示面板100。即，为了便于描述，省略了图9中示出的时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8。参考图9描述的时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8可以设置在图13中示出的显示面板100中。此外，参考图10描述的级st1至st12也可以应用于该示例。
192.参考图5和图13，电力线pl(和/或控制线cl)可以在第二方向dr2上延伸并且可以在第一方向dr1上分散在显示面板100的显示区域da中。
193.如图13中所示，电力线pl中的一些可以与显示面板100的一侧相邻设置，并且电力线pl中的一些可以横过子块blk_s1至blk_s4(或级st1至st12)设置。
194.在实施例中，电力线pl可以包括参考图8描述的第一低电压线vgl1、第二低电压线vgl2和高电压线vgh。
195.在实施例中，第一低电压线vgl1(或包括第一低电压线vgl1的一些电力线pl)可以与子块blk_s1至blk_s4(或级st1至st12)中的每一个的一侧相邻设置，并且第二低电压线vgl2(或包括第二低电压线vgl2的其他电力线pl)可以与子块blk_s1至blk_s4(或级st1至st12)中的每一个的另一侧相邻设置。如参考图9所述，当扫描时钟线sc_clk1至sc_clk8与对应的子块的一侧相邻设置时，参考图8描述的第二输出电路sst3可以与子块的一侧相邻设置。类似地，当进位时钟线cr_clk1至cr_clk8与对应的子块的另一侧相邻设置时，参考图8描述的第一输出电路sst2可以与子块的另一侧相邻设置。此外，在这种情况下，参考图8描述的节点控制电路sst1可以在一个级中设置在第一输出电路sst2与第二输出电路sst3之间。
196.因此，为了减少一个级中在第二方向dr2上延伸的线，连接到第二输出电路sst3的第一低电压线vgl1可以与子块blk_s1至blk_s4(或级st1至st12)中的每一个的一侧相邻设置，并且连接到第一输出电路sst2的第二低电压线vgl2可以与子块blk_s1至blk_s4(或级st1至st12)中的每一个的另一侧相邻设置。
197.在实施例中，电力线pl(或控制线cl)可以通过在第一方向dr1上延伸的水平电力线pl_h(或水平控制线cl_h)彼此连接。例如，电力线pl(或控制线cl)可以与参考图4描述的源电极se和漏电极de设置在同一层上，并且水平电力线pl_h(或水平控制线cl_h)可以与参考图4描述的栅电极ge设置在同一层上。
198.电力线pl(或控制线cl)和水平电力线pl_h(或水平控制线cl_h)可以形成其中一个级为基本单元的网状结构。
199.电力线pl(或控制线cl)可以分散在显示面板100的显示区域da中并且彼此电连接，因此只有电力线pl(或控制线cl)中的一些电力线pl(或控制线cl)可以通过连接膜cof(参考图5)连接到电源160(或时序控制器150)。例如，电力线pl(或控制线cl)可以连接到参考图11描述的第一连接线l_cn1中的一些。
200.然而，电力线pl(或控制线cl)与连接膜cof之间的连接不限于此。可以参考图14和图15来描述电力线pl(或控制线cl)与连接膜cof之间的另一种连接配置。
201.图14是示出图13的显示装置中包括的连接膜的示例的图。在图14中示出了与图11相对应的图。图15是示出图13的显示装置中包括的连接膜的另一示例的图。
202.参考图11至图15，连接膜cof可以进一步包括第三输入端子in3(或至少一个第三输入端子)、第三输出端子out3(或至少一个第三输出端子)和第二连接线l_cn2(或至少一条第二连接线)。
203.第三输入端子in3可以设置在基底膜bsf的连接到印刷电路板pcb的一侧(例如，上侧)。第三输入端子in3可以通过印刷电路板pcb中的线连接到电源160。
204.第三输出端子out3可以设置在基底膜bsf的连接到显示面板100的另一侧(例如，下侧)。第三输出端子out3可以连接到显示面板100中的电力线pl。
205.第二连接线l_cn2可以连接第三输入端子in3和第三输出端子out3。根据实施例，第二连接线l_cn2可以与第三输入端子in3和第三输出端子out3一体地形成。
206.例如，如图14中所示，第三输入端子in3可以设置在第一输入端子in1和第二输入
端子in2的一侧，或者可以与基底膜bsf的一侧边缘(例如，左侧边缘)相邻设置。类似地，第三输出端子out3可以设置在第一输出端子out1和第二输出端子out2的一侧，或者可以与基底膜bsf的一侧边缘(例如，左侧边缘)相邻设置。在这种情况下，第二连接线l_cn2可以在基底膜bsf的第二区域a2中从第三输入端子in3延伸到第三输出端子out3，以不与第一区域a1重叠，例如，可以比输出线l_out更靠近基底膜bsf的一侧边缘(例如，左侧边缘)设置。第二连接线l_cn2可以连接到与图13中的显示面板100的一侧边缘(例如，左侧边缘)相邻的电力线pl。由于仅第一连接线l_cn1横过第一区域a1设置，因此第一连接线l_cn1的数量可以相对增加，或者第一区域a1中的第一连接线l_cn1之间的距离可以增大，从而可以减少第一连接线l_cn1之间的干扰。
207.又例如，如图15中所示，第三输入端子in3可以设置在第一输入端子in1之间，并且第三输出端子out3可以设置在第一输出端子out1与第二输出端子out2之间。在这种情况下，第二连接线l_cn2可以经过或穿过第一区域a1从第三输入端子in3延伸到第三输出端子out3以与第一区域a1重叠。根据实施例，第二连接线l_cn2中的一条可以分支为多条第二连接线l_cn2，并且连接到多个第三输出端子out3。第二连接线l_cn2可以连接到图13中的与子块blk_s1至blk_s4中的至少一个重叠的电力线pl。当第二连接线l_cn2在第一区域a1中设置在第一连接线l_cn1之间时，可以由被施加dc形式的电压(或具有一般dc形式的控制信号)的第二连接线l_cn2来减少第一连接线l_cn1之间的干扰。
208.在实施例中，连接膜cof进一步包括第四输入端子in4(或至少一个第四输入端子)和第四输出端子out4(或至少一个第四输出端子)。
209.第四输入端子in4可以设置在基底膜bsf的连接到印刷电路板pcb的一侧(例如，上侧)。第四输入端子in4可以通过印刷电路板pcb的线连接到时序控制器150。
210.第四输出端子out4可以设置在基底膜bsf的连接到显示面板100的另一侧(例如，下侧)。第四输出端子out4可以连接到显示面板100中的控制线cl。
211.第四输入端子in4和第四输出端子out4可以通过第二连接线l_cn2(或第三连接线)连接。
212.例如，如图14中所示，第四输入端子in4和第四输出端子out4可以与基底膜bsf的另一侧边缘(例如，右侧边缘)相邻设置。在这种情况下，第四输入端子in4和第四输出端子out4可以通过穿过基底膜bsf的第二区域a2的第二连接线l_cn2彼此连接以不与第一区域a1重叠，例如，第二连接线l_cn2比输出线l_out更靠近基底膜bsf的另一侧边缘(例如，右侧边缘)设置。
213.又例如，第四输入端子in4和第四输出端子out4可以与参考图15描述的第三输入端子in3和第三输出端子out3类似地设置。
214.如参考图13至图15所描述的，共同地连接到级st1至st12的电力线pl和控制线cl可以以网状结构布置在显示面板100中。连接膜cof可以进一步包括连接到电力线pl和控制线cl的第二连接线l_cn2，并且第二连接线l_cn2可以比输出线l_out更靠近连接膜cof的一侧边缘设置，或者可以与第一连接线l_cn1类似地横过第一区域a1设置。
215.图16是示出图5的显示装置的另一示例的图。在图16中，示出了与图9相对应的图。
216.参考图5、图9和图16，时钟线sc_clk1至sc_clk8、cr_clk1至cr_clk8可以通过多个连接膜cof1至cof4而不是一个连接膜cof连接到时序控制器150。同时，在图16中，时钟线
sc_clk1至sc_clk8和cr_clk1至cr_clk8被示出为通过四个连接膜cof1至cof4连接到时序控制器150，但是这是示例并且不限于此。例如，时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8可以通过八个连接膜连接到时序控制器150。连接到时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8的连接膜的数量可以根据时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8的数量不同地设置。
217.如图16中所示，第一至第四连接膜cof1至cof4中的每一个可以连接到子块blk_s1至blk_s4中的对应的一个子块的时钟线。
218.第一连接膜cof1的第一连接线l_cn1可以连接到第一子块blk_s1的第一扫描时钟线sc_clk1和第五扫描时钟线sc_clk5以及第一进位时钟线cr_clk1和第五进位时钟线cr_clk5。
219.第二连接膜cof2的第一连接线l_cn1可以连接到第二子块blk_s2的第二扫描时钟线sc_clk2和第六扫描时钟线sc_clk6以及第二进位时钟线cr_clk2和第六进位时钟线cr_clk6。
220.类似地，第三连接膜cof3的第一连接线l_cn1可以连接到第三子块blk_s3的第三扫描时钟线sc_clk3和第七扫描时钟线sc_clk7以及第三进位时钟线cr_clk3和第七进位时钟线cr_clk7，并且第四连接膜cof4的第一连接线l_cn1可以连接到第四子块blk_s4的第四扫描时钟线sc_clk4和第八扫描时钟线sc_clk8以及第四进位时钟线cr_clk4和第八进位时钟线cr_clk8。
221.根据实施例，第一至第四连接膜cof1至cof4中的每一个可以进一步包括连接到子块blk_s1至blk_s4中的对应的一个子块的电力线和控制线的第二连接线l_cn2。
222.第一至第四连接膜cof1至cof4中的每一个可以具有参考图11、图12、图14和图15描述的结构或其组合，但是不限于此。
223.图17是示出图16的显示装置中包括的连接膜的示例的图。
224.参考图11、图12和图14至图17，连接膜cof_1可以包括第一输入端子in1至第四输入端子in4、第一输出端子out1至第三输出端子out3以及输入线l_in、输出线l_out、第一连接线l_cn1和第二连接线l_cn2。图17中示出的第一输入端子in1至第四输入端子in4、第一输出端子out1至第三输出端子out3、输入线l_in、输出线l_out、第一连接线l_cn1和第二连接线l_cn2分别可以与参考图11至图15描述的第一输入端子in1至第四输入端子in4、第一输出端子out1至第三输出端子out3、输入线l_in、输出线l_out、第一连接线l_cn1和第二连接线l_cn2基本相同或相似。因此，将省略重复描述。
225.在实施例中，三条或更多条连接线可以成对或成组布置。
226.如图17中所示，四条连接线可以成对布置。两条第一连接线l_cn1和两条第二连接线l_cn2可以设置在两条相邻的输出线l_out之间。
227.如参考图9所描述的，连接到时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8中的、被施加具有180度(或半周期)的相位差的两个时钟信号的两条时钟线的第一连接线l_cn1可以彼此相邻设置。如图17中所示，在两条相邻的输出线l_out之间，连接到第一扫描时钟线sc_clk1和相对于第一扫描时钟线sc_clk1具有180度的相位差的第五扫描时钟线sc_clk5的第一连接线l_cn1可以彼此相邻设置。类似地，在两条相邻的输出线l_out之间，连接到第一进位时钟线cr_clk1和相对于第一进位时钟线cr_clk1具有180度的相位差的第五进
位时钟线cr_clk5的第一连接线l_cn1可以彼此相邻设置。
228.在实施例中，第一连接线l_cn1可以设置在彼此相邻的第二连接线l_cn2之间。在两条相邻的输出线l_out之间，第二连接线l_cn2可以比第一连接线l_cn1更靠近输出线l_out设置。
229.在这种情况下，通常被施加具有dc形式的电压的第二连接线l_cn2可以屏蔽被施加具有ac形式的时钟信号的第一连接线l_cn1，并且可以抑制或防止第一连接线l_cn1与输出线l_out之间的耦合。例如，连接到参考图8描述的第一低电压线vgl1和第二低电压线vgl2、高电压线vgl和起始信号线stvp(即，与时钟信号相比，被施加具有dc形式的起始信号的起始信号线)的第二连接线l_cn2可以抑制或防止第一连接线l_cn1与输出线l_out之间的耦合。
230.此外，对应于第一连接线l_cn1和第二连接线l_cn2的布置，时钟线可以设置在显示面板100中的电力线pl(和控制线cl)之间。即，与两条相邻的数据线dl之间的时钟线相比，电力线pl(和控制线cl)可以与数据线dl相邻设置。在这种情况下，时钟线可以被电力线pl(和控制线cl)屏蔽，并且可以抑制或防止时钟线与像素pxl(参考图16)之间的耦合。
231.如上所述，当由于第一区域a1的空间限制，对穿过连接膜的第一区域a1的第一连接线l_cn1的数量有限制时，时钟线sc_clk1至sc_clk8和cr_clk1至cr_clk8可以通过多个连接膜cof1至cof4连接到时序控制器150。
232.尽管已经参考本发明构思的某些实施例示出并描述了本发明构思，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。
233.因此，本公开的技术范围可以由所附权利要求的技术范围来确定。