半导体装置的制作方法

1.本发明涉及半导体装置。


背景技术：

2.以往，提出了将绝缘栅型双极晶体管(igbt：insulated gatebipolar transistor)和续流用的二极管形成于一个半导体基板的半导体装置即rc-igbt(reverse conducting igbt：反向导通igbt)。在这样的半导体装置中，为了在二极管区域的阳极部降低表面电极与阳极部的接触电阻，在阳极部的表层设置杂质浓度高的p
+
型接触层 (例如，参照专利文献1)。
3.专利文献1：日本特开2010-192597号公报
4.但是，存在如下问题，即，在将p
+
型接触层设置于二极管区域的阳极部的情况下，在二极管动作时来自阳极部的空穴的注入量变多，恢复损耗增大。


技术实现要素：

5.本发明就是为了解决上述问题而提出的，其目的在于，得到降低了rc-igbt的二极管区域的恢复损耗的半导体装置。
6.本发明涉及的半导体装置在第1主面和与第1主面相对的第2 主面之间具有n型的漂移层的半导体基板，相邻地设置绝缘栅型双极晶体管区域和二极管区域，在半导体基板的第1主面之上设置有发射极电极，该半导体装置的特征在于，在绝缘栅型双极晶体管区域中设置：p型的基极层，其与漂移层相比设置于第1主面侧；n型的源极层，其选择性地设置于基极层的第1主面侧且选择性地设置于半导体基板的第1主面侧的表层；p型的第1接触层，其设置于基极层的第 1主面侧且设置于半导体基板的第1主面侧的表层中的没有设置源极层的区域，该p型的第1接触层与发射极电极连接；栅极沟槽绝缘膜，其设置于将基极层贯穿而到达漂移层的沟槽的内表面；栅极沟槽电极，其经由栅极沟槽绝缘膜而设置于沟槽内；以及p型的集电极层，其设置于半导体基板的第2主面侧的表层，在二极管区域中设置：p 型的阳极层，其与漂移层相比设置于第1主面侧；p型的第2接触层，其设置于阳极层的第1主面侧且设置于半导体基板的第1主面侧的表层，该p型的第2接触层与发射极电极连接；以及n型的阴极层，其设置于半导体基板的第2主面侧的表层，第2接触层含有铝而作为p 型杂质。
7.发明的效果
8.本发明涉及的半导体装置具有能够得到如下半导体装置的效果，即，该半导体装置由于在rc-igbt的二极管区域设置的第2接触层含有铝而作为p型杂质，因此降低了二极管区域的恢复损耗。
附图说明
9.图1是表示实施方式1的半导体装置的俯视图。
10.图2是表示实施方式1的半导体装置的其它结构的俯视图。
11.图3是表示实施方式1的半导体装置的igbt区域的结构的局部放大俯视图。
12.图4是表示实施方式1的半导体装置的igbt区域的结构的a-a 剖视图。
13.图5是表示实施方式1的半导体装置的igbt区域的结构的b-b 剖视图。
14.图6是表示实施方式1的半导体装置的二极管区域的结构的局部放大俯视图。
15.图7是表示实施方式1的半导体装置的二极管区域的结构的c-c 剖视图。
16.图8是表示实施方式1的半导体装置的二极管区域的结构的 d-d剖视图。
17.图9是表示实施方式1的半导体装置的igbt区域和二极管区域的边界的结构的g-g剖视图。
18.图10是表示实施方式1的半导体装置的末端区域的结构的剖视图。
19.图11是表示实施方式1的半导体装置的制造方法的第1图。
20.图12是表示实施方式1的半导体装置的制造方法的第2图。
21.图13是表示实施方式1的半导体装置的制造方法的第3图。
22.图14是表示实施方式1的半导体装置的制造方法的第4图。
23.图15是表示实施方式1的半导体装置的制造方法的第5图。
24.图16是表示实施方式1的半导体装置的制造方法的第6图。
25.图17是表示实施方式2的半导体装置的igbt区域和二极管区域的边界的结构的g-g剖视图。
26.图18是表示实施方式2的半导体装置的变形例的igbt区域和二极管区域的边界的结构的g-g剖视图。
27.图19是表示实施方式3的半导体装置的igbt区域和二极管区域的边界的结构的g-g剖视图。
28.图20是表示实施方式4的半导体装置的igbt区域和二极管区域的边界的结构的g-g剖视图。
29.图21是表示实施方式5的半导体装置的igbt区域和二极管区域的边界的结构的g-g剖视图。
30.图22是表示实施方式6的半导体装置的igbt区域和二极管区域的边界的结构的g-g剖视图。
具体实施方式
31.下面，基于附图对实施方式进行说明。此外，在下面的附图中，对相同或相当的部分标注相同的标号，不重复其说明。另外，在下面的说明中，有时使用“上”或“下”这样的表示特定的方向的术语，这些术语只是出于方便而使用的，与实际实施时方向没有关系。
32.在下面的说明中，n及p表示半导体的导电型。另外，n-表示杂质浓度比n低的浓度，n
+
表示杂质浓度比n高的浓度。相同地，p-表示杂质浓度比p低的浓度，p
+
表示杂质浓度比p高的浓度。
33.实施方式1.
34.使用图1至图16，对实施方式1的半导体装置及半导体装置的制造方法进行说明。
35.首先，使用图1及图2，对实施方式1的半导体装置的整体结构进行说明。图1是表示作为rc-igbt的半导体装置100的俯视图。另外，图2是表示作为其它结构的rc-igbt的半导
体装置101的俯视图。
36.图1所示的半导体装置100是将igbt区域10和二极管区域20 条状排列地设置的半导体装置，可以简称为“条型”。就图2所示的半导体装置101而言，在纵向和横向设置多个二极管区域20，在二极管区域20的周围设置有igbt区域10，可以简称为“岛型”。
37.在图1中，半导体装置100在1个半导体装置内具有igbt区域10和二极管区域20。igbt区域10及二极管区域20从半导体装置100的一端侧延伸至另一端侧，在与igbt区域10及二极管区域 20的延伸方向正交的方向交替地以条状设置。在图1中示出igbt 区域10有3个、二极管区域有2个，全部二极管区域20被igbt区域10夹着的结构，但igbt区域10和二极管区域20的数量并不限于此，igbt区域10的数量可以是大于或等于3个，还可以是小于或等于3个，二极管区域20的数量也可以是大于或等于2个，还可以是小于或等于2个。另外，也可以是将图1的igbt区域10和二极管区域20的位置交换的结构，还可以是全部igbt区域10都被二极管区域20夹着的结构。另外，igbt区域10和二极管区域20也可以是设置为各自1个1个地彼此相邻的结构。
38.如图1所示，与纸面下侧的igbt区域10相邻地设置有焊盘区域40。焊盘区域40是设置用于对半导体装置100进行控制的控制焊盘41的区域。将igbt区域10及二极管区域20合并地称为单元区域。为了半导体装置100的耐压保持，在将单元区域及焊盘区域40 合并后的区域的周围设置有末端区域30。能够在末端区域30适当选择性地设置公知的耐压保持构造。耐压保持构造例如可以是在半导体装置100的表面侧即第1主面侧，设置通过p型半导体的p型末端阱层将单元区域包围的flr(field limiting ring)、通过具有浓度梯度的p型阱层将单元区域包围的vld(variation of lateral doping) 而构成的，flr所使用的环状的p型末端阱层的数量、vld所使用的浓度分布可以根据半导体装置100的耐压设计而适当选择。另外，可以遍及焊盘区域40的大致整个区域设置p型末端阱层，也可以在焊盘区域40设置igbt单元、二极管单元。
39.控制焊盘41例如可以是电流感测焊盘41a、开尔文发射极焊盘 41b、栅极焊盘41c、温度感测二极管焊盘41d、41e。电流感测焊盘 41a是用于对在半导体装置100的单元区域流动的电流进行检测的控制焊盘，是与单元区域的一部分igbt单元或二极管单元电连接的控制焊盘，在半导体装置100的单元区域流动电流时，该控制焊盘中流过在单元区域整体流动的电流的几分之一至几万分之一的电流。
40.开尔文发射极焊盘41b及栅极焊盘41c是施加用于对半导体装置100进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘 41b与igbt单元的p型基极层电连接，栅极焊盘41c与igbt单元的栅极沟槽电极电连接。开尔文发射极焊盘41b和p型基极层也可以经由p型接触层而电连接。温度感测二极管焊盘41d、41e是与设置于半导体装置100的温度感测二极管的阳极及阴极电连接的控制焊盘。对在单元区域内设置的未图示的温度感测二极管的阳极和阴极之间的电压进行测定，从而对半导体装置100的温度进行测定。
41.在图2中，半导体装置101在1个半导体装置内具有igbt区域10和二极管区域20。二极管区域20在半导体装置内的纵向及横向分别排列地配置有多个，二极管区域20的周围被igbt区域10包围。即，在igbt区域10内多个二极管区域20以岛状设置。在图2 中示出二极管区域20以在纸面左右方向具有4列，在纸面上限方向具有2行的矩阵状设置的结构，但二极管区域20的个数及配置并不限于此，只要是在igbt区域10内散布1个或多个二极管区域20，
各个二极管区域20的周围被igbt区域10包围的结构即可。
42.如图2所示，与igbt区域10的纸面下侧相邻地设置焊盘区域40，在将焊盘区域40与包含igbt区域10和二极管区域20的单元区域合并后的区域的周围，为了半导体装置101的耐压保持而设置末端区域30。焊盘区域40及末端区域30的构造也可以与图1所示的半导体装置100相同。
43.接着，使用图3至图5，对实施方式1的半导体装置的igbt区域的结构的详情进行说明。图3是表示rc-igbt即半导体装置的 igbt区域的结构的局部放大俯视图。另外，图4及图5是表示 rc-igbt即半导体装置的igbt区域的结构的剖视图。图3放大表示图1所示半导体装置100或图2所示的半导体装置101中的由虚线 82包围的区域。图4是图3所示的半导体装置100或半导体装置101 的虚线a-a处的剖视图，图5是图3所示的半导体装置100或半导体装置101的虚线b-b处的剖视图。
44.如图3所示，在igbt区域10中，有源沟槽栅极11和哑沟槽栅极12以条状设置。在半导体装置100中，有源沟槽栅极11及哑沟槽栅极12在igbt区域10的长度方向延伸，igbt区域10的长度方向成为有源沟槽栅极11及哑沟槽栅极12的长度方向。另一方面，在半导体装置101中，在igbt区域10处长度方向和宽度方向的区别没有特别限定，可以将纸面左右方向设为有源沟槽栅极11及哑沟槽栅极12的长度方向，也可以将纸面上下方向设为有源沟槽栅极11 及哑沟槽栅极12的长度方向。
45.有源沟槽栅极11是在形成于半导体基板的沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a而构成的。哑沟槽栅极12是在形成于半导体基板的沟槽内隔着哑沟槽电极12b设置哑沟槽电极12a 而构成的。有源沟槽栅极11的栅极沟槽电极11a与栅极焊盘41c电连接。哑沟槽栅极12的哑沟槽电极12a与在半导体装置100或半导体装置101的第1主面之上设置的发射极电极电连接。
46.n
+
型源极层13设置为在有源沟槽栅极11的宽度方向的两侧与栅极沟槽绝缘膜11b接触。n
+
型源极层13是作为n型杂质具有例如砷或磷等的半导体层，n型杂质的浓度为1.0e+17/cm3～1.0e+ 20/cm3。n
+
型源极层13是沿有源沟槽栅极11的延伸方向与p型接触层14交替地设置的。在相邻的2个哑沟槽栅极12之间也设置p型接触层14。p型接触层14为作为p型杂质具有铝的半导体层，优选作为p型杂质的铝的浓度为1.0e+12/cm3～1.0e+18/cm3。
47.如图3所示，在半导体装置100或半导体装置101的igbt区域10中呈如下结构，即，在并排的3个有源沟槽栅极11的旁边排列 3个哑沟槽栅极12，在并排的3个哑沟槽栅极12的旁边排列3个有源沟槽栅极11。igbt区域10设为如上所述有源沟槽栅极11的组和哑沟槽栅极12的组交替地排列的结构。在图3中，1个有源沟槽栅极11的组所包含的有源沟槽栅极11的数量为3个，但只要是大于或等于1个即可。另外，1个哑沟槽栅极12的组所包含的哑沟槽栅极 12的数量可以大于或等于1个，哑沟槽栅极12的数量也可以为0。即，也可以将设置于igbt区域10的沟槽全部设为有源沟槽栅极11。
48.图4是半导体装置100或半导体装置101的图3中的虚线a-a 处的剖视图，是igbt区域10的剖视图。半导体装置100或半导体装置101具有由半导体基板构成的n-型漂移层1。n-型漂移层1为作为n型杂质具有例如砷或磷等的半导体层，n型杂质的浓度为1.0e +12/cm3～1.0e+15/cm3，n-型漂移层1的n型杂质的浓度比p型接触层14的p型杂质的浓度低。半导体基板在图4中是从n
+
型源极层 13及p型接触层14至p型集电极层16为止的范围。将在图4中n
+
型源极层13及p型接触层14的纸面上端称为半导体基板的第1主面，将p型集电极层16的纸面下端称为半导体基板的第2主面。半导体基板的第1主面为半导体装置100的表面侧的主面，半导体基板的第 2主面为半导体装置100的背面侧的主面。半导体装置100在单元区域即igbt区域10中，在第1主面和与第1主面相对的第2主面之间具有n-型漂移层1。
49.如图4所示，在igbt区域10中，在n-型漂移层1的第1主面侧设置有n型杂质的浓度比n-型漂移层1高的n型载流子积蓄层2。 n型载流子积蓄层2为作为n型杂质具有例如砷或磷等的半导体层， n型杂质的浓度为1.0e+13/cm3～1.0e+17/cm3。此外，半导体装置 100或半导体装置101也可以是不设置n型载流子积蓄层2，而在图4所示的n型载流子积蓄层2的区域也设置有n-型漂移层1的结构。通过设置n型载流子积蓄层2，能够降低在igbt区域10流动电流时的通电损耗。也可以将n型载流子积蓄层2和n-型漂移层1合并称为漂移层。
50.n型载流子积蓄层2是通过将n型杂质离子注入至构成n-型漂移层1的半导体基板，之后通过退火使注入的n型杂质扩散至n-型漂移层1即半导体基板内而形成的。
51.在n型载流子积蓄层2的第1主面侧设置有p型基极层15。p 型基极层15为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e+12/cm3～1.0e+18/cm3。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。在p型基极层15的第1主面侧与有源沟槽栅极11的栅极沟槽绝缘膜11b接触地设置n
+
型源极层 13，在剩余区域设置有p型接触层14。n
+
型源极层13及p型接触层 14构成半导体基板的第1主面。此外，p型接触层14为p型杂质的浓度比p型基极层15高的区域，在需要区分p型接触层14和p型基极层15的情况下可以对它们单独地进行称呼，也可以将p型接触层 14和p型基极层15合并称为p型基极层。
52.如图3及图4所示，p型接触层14形成于沟槽间的表层，是含有铝而作为p型杂质的半导体层。通过p型接触层14含有铝而作为 p型杂质，能够将厚度形成得比n
+
型源极层13小，优选具有小于或等于n
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型源极层13的厚度的1/2的厚度。另外，优选p型接触层14 中的铝的杂质浓度为1.0e+12/cm3～1.0e+18/cm3。作为铝的掺杂方法，可以从第1主面侧注入铝离子，或者，也可以使用包含铝的电解液。此外，p型接触层14形成于沟槽间的表层的至少一部分即可。
53.另外，在半导体装置100或半导体装置101中，在n-型漂移层1 的第2主面侧设置有n型杂质的浓度比n-型漂移层1高的n型缓冲层 3。n型缓冲层3是为了对在半导体装置100成为断开状态时从p型基极层15延伸至第2主面侧的耗尽层击穿进行抑制而设置的。n型缓冲层3例如可以是注入磷(p)或质子(h
+
)而形成的，也可以是注入磷(p)及质子(h
+
)这两者而形成的。n型缓冲层3的n型杂质的浓度为1.0e+12/cm3～1.0e+18/cm3。
54.此外，半导体装置100或半导体装置101也可以是不设置n型缓冲层3，而在图4所示的n型缓冲层3的区域也设置了n-型漂移层1的结构。另外，也可以将n型缓冲层3和n-型漂移层1合并称为漂移层。
55.半导体装置100或半导体装置101在n型缓冲层3的第2主面侧设置有p型集电极层16。即，在n-型漂移层1和第2主面之间设置有p型集电极层16。p型集电极层16为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e+16/cm3～1.0e+20/cm3。 p型集电极层16构成半导体基板的第2主面。p型集电极层16不仅设置在igbt区域10，而且还设置在末端区域30，p型集电极层16 中的设置于末端区域30的部分构成p型末端集电极层16a。另外，p 型集电极层16也可以设置为一部分从igbt区域10伸出到二极管区域20。
56.如图4所示，在半导体装置100或半导体装置101中，形成有从半导体基板的第1主面贯穿p型基极层15而达到n-型漂移层1的沟槽。通过在沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a，从而构成有源沟槽栅极11。栅极沟槽电极11a隔着栅极沟槽绝缘膜 11b与n-型漂移层1相对。另外，通过在沟槽内隔着哑沟槽绝缘膜12b 设置哑沟槽电极12a，从而构成哑沟槽栅极12。哑沟槽电极12a隔着哑沟槽绝缘膜12b与n-型漂移层1相对。有源沟槽栅极11的栅极沟槽绝缘膜11b与p型基极层15及n
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型源极层13接触。如果将栅极驱动电压施加于栅极沟槽电极11a，则在与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
57.如图4所示，在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。在半导体基板的第1主面的没有设置层间绝缘膜4 的区域之上及层间绝缘膜4之上形成阻挡金属5。优选阻挡金属5由钛(ti)、钛合金形成，例如可以是包含钛的导体，例如可以是氮化钛，可以是使钛和硅(si)合金化后的tisi。如图4所示，阻挡金属 5与n
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型源极层13、p型接触层14及哑沟槽电极12a进行欧姆接触，与n
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型源极层13、p型接触层14及哑沟槽电极12a电连接。
58.在阻挡金属5之上设置发射极电极6。发射极电极6例如可以通过铝硅合金(al-si类合金)等铝合金形成，也可以是利用在由铝合金形成的电极之上通过化学镀或电镀形成了镀膜的多层金属膜构成的电极。通过化学镀或电镀形成的镀膜例如可以是镍(ni)镀膜，或者也可以是铜(cu)镀膜。通过以铜镀膜等机械强度大的铜或铜合金形成发射极电极6，从而具有功率循环耐量提高的效果。此外，发射极电极6在镍镀膜上或铜镀膜之上还可以具有金(au)镀膜。
59.另外，在存在相邻的层间绝缘膜4间等微小的区域即无法由发射极电极6进行良好的埋入的区域的情况下，也可以将与发射极电极 6相比埋入性良好的钨配置于微小的区域，在钨之上设置发射极电极 6。另外，也可以仅在n
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型源极层13等n型的半导体层之上设置阻挡金属5。可以将阻挡金属5和发射极电极6合并称为发射极电极。此外，在图4中示出在哑沟槽栅极12的哑沟槽电极12a之上没有设置层间绝缘膜4的图，但也可以在哑沟槽栅极12的哑沟槽电极12a 之上形成层间绝缘膜4。在哑沟槽栅极12的哑沟槽电极12a之上形成了层间绝缘膜4的情况下，在其它剖面将发射极电极6和哑沟槽电极12a电连接即可。
60.此外，在本实施方式的半导体装置中对具有阻挡金属5的结构进行说明，但也可以不设置阻挡金属5，在n
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型源极层13、p型接触层14及哑沟槽电极12a之上设置发射极电极6。由于构成阻挡金属的钛相对于p型硅的能量障壁高度高，因此以往通过将p型接触层的杂质浓度设得高，能够实现阻挡金属和p型硅即p型接触层的欧姆接触。另一方面，构成发射极电极的铝相对于p型硅的障壁高度比钛低，即使p型的杂质浓度低，也能够实现发射极电极和p型硅即p型接触层的欧姆接触。
61.在p型集电极层16的第2主面侧设置集电极电极7。集电极电极7也可以与发射极电极6相同地，由铝合金、铝合金和镀膜构成。另外，集电极电极7也可以是与发射极电极6不同的结构。集电极电极7与p型集电极层16进行欧姆接触，与p型集电极层16电连接。
62.图5是半导体装置100或半导体装置101的图3中的虚线b-b 处的剖视图，是igbt区域10的剖视图。与图4所示的虚线a-a处的剖视图相比在如下方面不同，即，在图5的虚线b-b处的剖面中观察不到与有源沟槽栅极11接触、在半导体基板的第1主面侧设置的n
+
型源极
层13。即，如图3所示，n
+
型源极层13选择性地设置于 p型基极层的第1主面侧。此外，这里所说的p型基极层是指将p型基极层15和p型接触层14合并称呼的p型基极层。
63.接着，使用图6至图8，对实施方式1的半导体装置的二极管区域的结构的详情进行说明。图6是表示rc-igbt即半导体装置的二极管区域的结构的局部放大俯视图。另外，图7及图8是表示 rc-igbt即半导体装置的二极管区域的结构的剖视图。图6放大表示图1所示半导体装置100或半导体装置101中的由虚线83包围的区域。图7是图6所示的半导体装置100的虚线c-c处的剖视图。图8是图6所示的半导体装置100的虚线d-d处的剖视图。
64.二极管沟槽栅极21沿半导体装置100或半导体装置101的第1 主面从单元区域即二极管区域20的一个端侧向相对的另一个端侧延伸。二极管沟槽栅极21是通过在二极管区域20的形成于半导体基板的沟槽内隔着二极管沟槽绝缘膜21b设置二极管沟槽电极21a而构成的。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b与n-型漂移层1 相对。在相邻的2个二极管沟槽栅极21之间设置有p型接触层24 及p型阳极层25。p型接触层24为作为p型杂质具有铝的半导体层，优选作为p型杂质的铝的浓度为1.0e+12/cm3～1.0e+18/cm3。p型阳极层25为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e+12/cm3～1.0e+18/cm3。p型接触层24和p型阳极层25交替地设置于二极管沟槽栅极21的长度方向。
65.图7是半导体装置100或半导体装置101的图6中的虚线c-c 处的剖视图，是二极管区域20的剖视图。半导体装置100或半导体装置101在二极管区域20中也与igbt区域10相同地具有由半导体基板构成的n-型漂移层1。二极管区域20的n-型漂移层1和igbt 区域10的n-型漂移层1连续地构成为一体，通过同一半导体基板构成。在图7中半导体基板为从p型接触层24至n
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型阴极层26为止的范围。将在图7中p型接触层24的纸面上端称为半导体基板的第 1主面，将n
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型阴极层26的纸面下端称为半导体基板的第2主面。二极管区域20的第1主面和igbt区域10的第1主面为同一面，二极管区域20的第2主面和igbt区域10的第2主面为同一面。
66.如图7所示，在二极管区域20中也与igbt区域10相同地，在n-型漂移层1的第1主面侧设置n型载流子积蓄层2，在n-型漂移层1的第2主面侧设置有n型缓冲层3。在二极管区域20设置的n 型载流子积蓄层2及n型缓冲层3为与在igbt区域10设置的n型载流子积蓄层2及n型缓冲层3相同的结构。此外，在igbt区域 10及二极管区域20不是必须设置n型载流子积蓄层2，在igbt区域10设置n型载流子积蓄层2的情况下，也可以设为在二极管区域 20不设置n型载流子积蓄层2的结构。另外，与igbt区域10相同地，可以将n-型漂移层1、n型载流子积蓄层2及n型缓冲层3合并称为漂移层。
67.在n型载流子积蓄层2的第1主面侧设置有p型阳极层25。p 型阳极层25设置于n-型漂移层1和第1主面之间。也可以将p型阳极层25的p型杂质的浓度设为与igbt区域10的p型基极层15相同的浓度，同时形成p型阳极层25和p型基极层15。另外，也可以构成为将p型阳极层25的p型杂质的浓度设得比igbt区域10的p 型基极层15的p型杂质的浓度低，在二极管动作时使注入至二极管区域20的空穴的量减少。通过使在二极管动作时注入的空穴的量减少能够降低二极管动作时的恢复损耗。
68.在p型阳极层25的第1主面侧设置有p型接触层24。p型接触层24的作为p型杂质的铝的浓度可以设为与igbt区域10的p型接触层14的作为p型杂质的铝相同的浓度，也可以设为不同的浓度。p 型接触层24构成半导体基板的第1主面。此外，p型接触层24为p 型杂质的
浓度比p型阳极层25高的区域，在需要区分p型接触层24 和p型阳极层25的情况下可以对它们单独地进行称呼，也可以将p 型接触层24和p型阳极层25合并称为p型阳极层。
69.在二极管区域20中，在n型缓冲层3的第2主面侧设置有n
+
型阴极层26。n
+
型阴极层26设置于n-型漂移层1和第2主面之间。 n
+
型阴极层26为作为n型杂质具有例如砷或磷等的半导体层，n型杂质的浓度为1.0e+16/cm3～1.0e+21/cm3。如图2所示，n
+
型阴极层26设置于二极管区域20的一部分或全部。n
+
型阴极层26构成半导体基板的第2主面。此外，虽然未图示，但也可以进一步选择性地将p型杂质注入至如上所述形成了n
+
型阴极层26的区域，将形成了 n
+
型阴极层26的区域的一部分作为p型半导体而设置p型阴极层。
70.如图7所示，在半导体装置100或半导体装置101的二极管区域20中，形成有从半导体基板的第1主面贯穿p型阳极层25而达到 n-型漂移层1的沟槽。通过在二极管区域20的沟槽内隔着二极管沟槽绝缘膜21b设置二极管沟槽电极21a从而构成二极管沟槽栅极21。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b与n-型漂移层1相对。
71.如图7所示，在二极管沟槽电极21a及p型接触层24之上设置有阻挡金属5。阻挡金属5与二极管沟槽电极21a及p型接触层24 进行欧姆接触，与二极管沟槽电极21a及p型接触层24电连接。阻挡金属5可以为与igbt区域10的阻挡金属5相同的结构。在阻挡金属5之上设置发射极电极6。在二极管区域20设置的发射极电极6 与在igbt区域10设置的发射极电极6连续地形成。此外，也可以与igbt区域10的情况相同地，不设置阻挡金属5，使二极管沟槽电极21a及p型接触层24和发射极电极6进行欧姆接触。此外，在图7中示出在二极管沟槽栅极21的二极管沟槽电极21a之上没有设置层间绝缘膜4的图，但也可以在二极管沟槽栅极21的二极管沟槽电极21a之上形成层间绝缘膜4。在二极管沟槽栅极21的二极管沟槽电极21a之上形成了层间绝缘膜4的情况下，在其它剖面将发射极电极6和二极管沟槽电极21a电连接即可。
72.在n
+
型阴极层26的第2主面侧设置集电极电极7。与发射极电极6相同地，二极管区域20的集电极电极7与在igbt区域10设置的集电极电极7连续地形成。集电极电极7与n
+
型阴极层26进行欧姆接触，与n
+
型阴极层26电连接。
73.图8是半导体装置100或半导体装置101的图6中的虚线d-d 处的剖视图，是二极管区域20的剖视图。与图7所示的虚线c-c处的剖视图的不同点在于，在p型阳极层25和阻挡金属5之间没有设置p型接触层24，p型阳极层25构成半导体基板的第1主面。即，图7所示的p型接触层24选择性地设置于p型阳极层25的第1主面侧。
74.这里，使用图9对实施方式1的半导体装置的igbt区域和二极管区域的边界区域进行说明。图9是表示rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构的剖视图。图9是图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图。另外，图9是如图3的虚线a-a所示，在该剖面具有n
+
型源极层13的部位处的剖视图。
75.如图9所示，在igbt区域10的第2主面侧设置的p型集电极层16设置为从igbt区域10和二极管区域20的边界向二极管区域 20侧伸出距离u1。这样，通过将p型集电极层16设置为伸出到二极管区域20，能够将二极管区域20的n
+
型阴极层26和有源沟槽栅极11的距离设得大，即使在续流二极管动作时向栅极沟槽电极11a 施加了栅极驱动电压的情况下，也能够对电流从igbt区域10的与有源沟槽栅极11相邻地形成的沟道流向n
+
型阴极层26进行抑制。距离u1例如可以为100μm。此外，根据rc-igbt即半导体装置100 或半导体装置101的
用途，距离u1也可以为零或比100μm小的距离。
76.另外，如图9所示，p型接触层24形成于沟槽间的表层，是含有铝而作为p型杂质的半导体层。通过p型接触层24含有铝而作为 p型杂质，能够将厚度形成得比n
+
型源极层13小，优选具有n
+
型源极层13的厚度的1/2的厚度。作为铝的掺杂方法，可以从第1主面侧注入铝离子，或者，也可以使用包含铝的电解液。此外，p型接触层24形成于沟槽间的表层的至少一部分即可。
77.另外，使用图10对实施方式1的半导体装置的末端区域的结构进行说明。图10是表示rc-igbt即半导体装置的末端区域的结构的剖视图。图10(a)是图1或图2中的虚线e-e处的剖视图，是从igbt 区域10到末端区域30的剖视图。另外，图10(b)是图1中的虚线 f-f处的剖视图，是从二极管区域20到末端区域30的剖视图。
78.如图10(a)及图10(b)所示，半导体装置100的末端区域30 在半导体基板的第1主面和第2主面之间具有n-型漂移层1。末端区域30的第1主面及第2主面分别与igbt区域10及二极管区域20 的第1主面及第2主面为同一面。另外，末端区域30的n-型漂移层 1分别与igbt区域10及二极管区域20的n-型漂移层1为相同结构，连续地形成为一体。
79.在n-型漂移层1的第1主面侧即半导体基板的第1主面和n-型漂移层1之间设置有p型末端阱层31。p型末端阱层31为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e+ 14/cm3～1.0e+19/cm3。p型末端阱层31设置为将包含igbt区域10 及二极管区域20的单元区域包围。p型末端阱层31设置为多个环状，设置p型末端阱层31的数量是根据半导体装置100或半导体装置101 的耐压设计而适当选择的。另外，在p型末端阱层31的更边缘侧设置有n
+
型沟道截断层32，n
+
型沟道截断层32将p型末端阱层31包围。
80.在n-型漂移层1和半导体基板的第2主面之间设置有p型末端集电极层16a。p型末端集电极层16a与在单元区域设置的p型集电极层16连续地形成为一体。因此，也可以包含p型末端集电极层16a 而称为p型集电极层16。另外，在如图1所示的半导体装置100那样二极管区域20与末端区域30相邻而设置的结构中，如图10(b) 所示，p型末端集电极层16a设置为二极管区域20侧的端部向二极管区域20伸出距离u2。这样，通过将p型末端集电极层16a设置为伸出到二极管区域20，能够将二极管区域20的n
+
型阴极层26和p 型末端阱层31距离设得大，能够抑制p型末端阱层31作为二极管的阳极进行动作。距离u2例如可以为100μm。
81.在半导体基板的第2主面之上设置有集电极电极7。集电极电极 7从包含igbt区域10及二极管区域20的单元区域至末端区域30 为止连续地形成为一体。另一方面，在末端区域30的半导体基板的第1主面之上设置从单元区域连续的发射极电极6、与发射极电极6 分离的末端电极6a。
82.发射极电极6和末端电极6a经由半绝缘性膜33而电连接。半绝缘性膜33例如可以是sinsin(semi-insulating silicon nitride：半绝缘性硅氮化膜)。末端电极6a和p型末端阱层31及n
+
型沟道截断层32经由在设置于末端区域30的第1主面之上的层间绝缘膜4 形成的接触孔而电连接。另外，在末端区域30中设置有覆盖发射极电极6、末端电极6a及半绝缘性膜33的末端保护膜34。末端保护膜 34例如可以由聚酰亚胺形成。
83.然后，使用图11至图16，对实施方式的1半导体装置的制造方法进行说明。图11至图16是表示rc-igbt即半导体装置的制造方法的图。图11至图14是表示形成半导体装置100或半导体装置101 的表面侧的工序的图，图15及图16是表示形成半导体装置100或半导体
装置101的背面侧的工序的图。
84.首先，如图11(a)所示准备构成n-型漂移层1的半导体基板。半导体基板例如可以使用通过fz(floating zone)法制作出的所谓的fz晶片、通过mcz(magnetic-field applied czochralki)法制作出的所谓的mcz晶片，可以是包含n型杂质的n型晶片。根据制作的半导体装置的耐压而对半导体基板所包含的n型杂质的浓度进行适当选择，例如，在耐压为1200v的半导体装置中，对n型杂质的浓度进行调整，使得构成半导体基板的n-型漂移层1的相对电阻为 40～120ω
·
cm左右。如图11(a)所示，在准备半导体基板的工序中，半导体基板的整体为n-型漂移层1，但通过从这样的半导体基板的第1主面侧或第2主面侧注入p型或n型杂质离子，之后通过热处理等使其扩散至半导体基板内，从而形成p型或n型的半导体层，对半导体装置100或半导体装置101进行制造。
85.如图11(a)所示，构成n-型漂移层1的半导体基板具有成为igbt 区域10及二极管区域20的区域。另外，虽然未图示，但在成为igbt 区域10及二极管区域20的区域的周围具有成为末端区域30的区域。下面，主要对半导体装置100或半导体装置101的igbt区域10及二极管区域20的结构的制造方法进行说明，但可以通过公知的制造方法对半导体装置100或半导体装置101的末端区域30进行制作。例如，在末端区域30形成具有p型末端阱层51的flr作为耐压保持构造的情况下，可以在对半导体装置100或半导体装置101的igbt 区域10及二极管区域20进行加工前注入p型杂质离子而形成，也可以在将p型杂质离子注入至半导体装置100的igbt区域10或二极管区域20时同时注入p型杂质离子而形成。
86.接着，如图11(b)所示，从半导体基板的第1主面侧注入磷(p) 等n型杂质而形成n型载流子积蓄层2。另外，从半导体基板的第1 主面侧注入硼(b)等p型杂质而形成p型基极层15及p型阳极层 25。n型载流子积蓄层2、p型基极层15及p型阳极层25是在将杂质离子注入至半导体基板内后通过利用热处理使杂质离子扩散而形成的。由于n型杂质及p型杂质是在半导体基板的第1主面之上施加了掩模处理后被离子注入，因此选择性地形成于半导体基板的第1 主面侧。n型载流子积蓄层2、p型基极层15及p型阳极层25形成于igbt区域10及二极管区域20，在末端区域30与p型末端阱层 51连接。此外，掩模处理是将抗蚀剂涂敷于半导体基板之上，使用照相制版技术在抗蚀剂的规定的区域形成开口，为了经由开口而在半导体基板的规定的区域施加离子注入或施加蚀刻而在半导体基板之上形成掩模的处理。
87.也可以同时对p型杂质进行离子注入而形成p型基极层15及p 型阳极层25。在该情况下，p型基极层15和p型阳极层25的深度、 p型杂质浓度相同且为相同结构。另外，也可以利用掩模处理分别将 p型杂质离子注入至p型基极层15和p型阳极层25，从而使p型基极层15和p型阳极层25的深度、p型杂质浓度不同。
88.另外，也可以与p型阳极层25同时地对p型杂质进行离子注入而形成在其它剖面处形成的p型末端阱层51。在该情况下，能够将p 型末端阱层51和p型阳极层25的深度、p型杂质浓度设为相同且设为相同结构。另外，也可以同时对p型杂质进行离子注入而形成p 型末端阱层51和p型阳极层25，将p型末端阱层51和p型阳极层 25的p型杂质浓度设为不同的浓度。在该情况下，将任意一者或两者的掩模设为网格状的掩模，对开口率进行变更即可。另外，也可以利用掩模处理分别将p型杂质离子注入至p型末端阱层51及p型阳极层25，从而使p型末端阱层51及p型阳极层25的深度、p型杂质浓度不同。也可以同时对p型杂质进行离子注入而形成p型末端阱层 51、p型基极层15、及p型阳极层25。
89.接着，如图12(a)所示，通过掩模处理将n型杂质选择性地注入至igbt区域10的p型基极层15的第1主面侧而形成n
+
型源极层 13。注入的n型杂质例如可以是砷(as)或磷(p)。另外，通过掩模处理选择性地将p型杂质即铝注入至igbt区域的p型基极层15 的第1主面侧而形成p型接触层14。而且，通过掩模处理选择性地将p型杂质即铝注入至二极管区域20的p型阳极层25的第1主面侧而形成p型接触层24。此时，p型接触层14、24比n
+
型源极层13 厚度小，例如形成为具有小于或等于n
+
型源极层13的厚度的1/2的厚度。此外，可以同时形成p型接触层14和p型接触层24，也可以分别形成。
90.接着，如图12(b)所示，形成从半导体基板的第1主面侧贯穿 p型基极层15及p型阳极层25而达到n-型漂移层1的沟槽8。在igbt 区域10中，n
+
型源极层13及p型接触层14构成贯穿n
+
型源极层13 及p型接触层14的沟槽8的侧壁的一部分。在半导体基板之上沉积 sio2等氧化膜后，通过掩模处理在形成沟槽8的部分的氧化膜处形成开口，将形成了开口的氧化膜作为掩模而对半导体基板进行蚀刻，从而形成沟槽8。在图12(b)中，在igbt区域10和二极管区域 20中形成为沟槽8的间距相同，但也可以在igbt区域10和二极管区域20中使沟槽8的间距不同。沟槽8的间距的俯视观察时的图案能够利用掩模处理的掩模图案而适当变更。
91.接着，如图13(a)所示，在含氧的环境中对半导体基板进行加热而在沟槽8的内壁及半导体基板的第1主面形成氧化膜9。在沟槽 8的内壁形成的氧化膜9中的在igbt区域10的沟槽8形成的氧化膜9为有源沟槽栅极11的栅极沟槽绝缘膜11b及哑沟槽栅极12的哑沟槽绝缘膜12b。另外，在二极管区域20的沟槽8形成的氧化膜9 为二极管沟槽绝缘膜21b。通过之后的工序除去在半导体基板的第1 主面形成的氧化膜9。
92.接着，如图13(b)所示，在内壁形成有氧化膜9的沟槽8内，通过cvd(chemical vapor deposition)等使掺杂了n型或p型的杂质的多晶硅沉积，形成栅极沟槽电极11a、哑沟槽电极12a及二极管沟槽电极21a。
93.接着，如图14(a)所示，在igbt区域10的有源沟槽栅极11 的栅极沟槽电极11a之上形成了层间绝缘膜4后除去在半导体基板的第1主面形成的氧化膜9。层间绝缘膜4例如可以是sio2。然后，通过掩模处理在沉积的层间绝缘膜4形成接触孔。接触孔形成于n
+
型源极层13之上、p型接触层14之上、p型接触层24之上、哑沟槽电极12a之上及二极管沟槽电极21a之上。
94.接着，如图14(b)所示，在半导体基板的第1主面及层间绝缘膜4之上形成阻挡金属5，进一步在阻挡金属5之上形成发射极电极 6。通过利用pvd(physical vapor deposition)、cvd对氮化钛进行制膜而形成阻挡金属5。
95.例如可以通过溅射、蒸镀等pvd使铝硅合金(al-si类合金) 沉积于阻挡金属5之上而形成发射极电极6。另外，也可以在形成的铝硅合金之上通过化学镀、电镀进一步形成镍合金(ni合金)而作为发射极电极6。如果通过电镀形成发射极电极6，则能够容易地形成厚的金属膜作为发射极电极6，因此能够使发射极电极6的热容量增加而使耐热性提高。此外，在通过pvd形成了由铝硅合金构成的发射极电极6后，通过电镀处理进一步形成镍合金的情况下，也可以在进行了半导体基板的第2主面侧的加工后实施用于形成镍合金的电镀处理。
96.接着，如图15(a)所示对半导体基板的第2主面侧进行研磨，将半导体基板薄化为设计好的规定的厚度。研磨后的半导体基板的厚度例如可以为80μm～200μm。
97.接着，如图15(b)所示，从半导体基板的第2主面侧注入n 型杂质而形成n型缓冲层
3。而且，从半导体基板的第2主面侧注入 p型杂质而形成p型集电极层16。n型缓冲层3可以形成于igbt区域10、二极管区域20及末端区域30，也可以仅形成于igbt区域 10或二极管区域20。
98.n型缓冲层3例如可以通过注入磷(p)离子而形成。另外，可以通过注入质子(h
+
)而形成。而且，可以通过注入质子和磷这两者而形成。质子能够以比较低的加速能量从半导体基板的第2主面注入至深的位置。另外，通过改变加速能量能够比较容易地对注入质子的深度进行变更。因此，如果在通过质子形成n型缓冲层3时，在变更加速能量的同时进行多次注入，则与通过磷形成相比，能够在半导体基板的厚度方向形成宽度宽的n型缓冲层3。
99.另外，磷与质子相比，由于能够将作为n型杂质的激活率设得高，因此通过利用磷形成n型缓冲层3，即使是薄化后的半导体基板，也能够更可靠地对耗尽层击穿进行抑制。为了将半导体基板进一步薄化，优选注入质子和磷这两者而形成n型缓冲层3，此时，与磷相比，质子从第2主面注入至深的位置。
100.p型集电极层16例如可以是注入硼(b)而形成的。p型集电极层16也形成于末端区域30，末端区域30的p型集电极层16成为p 型末端集电极层16a。在从半导体基板的第2主面侧进行了离子注入后，通过将激光照射至第2主面而进行激光退火，从而将注入的硼激活而形成p型集电极层16。此时，用于从半导体基板的第2主面注入至比较浅的位置的n型缓冲层3的磷也同时被激活。另一方面，由于质子在380℃～420℃这样比较低的退火温度下被激活，因此除了在注入了质子后用于质子激活的工序之外，需要留心不使半导体基板整体成为比380℃～420℃高的温度。由于激光退火能够仅使半导体基板的第2主面附近成为高温，因此在注入了质子后也能够用于n 型杂质、p型杂质的激活。
101.接着，如图16(a)所示，在二极管区域20形成n
+
型阴极层26。 n
+
型阴极层26例如可以通过注入磷(p)而形成。如图16(a)所示，以p型集电极层16和n
+
型阴极层26的边界位于从igbt区域10和二极管区域20的边界偏向二极管区域20侧距离u1的位置处的方式，从第2主面侧通过掩模处理选择性地注入磷。用于形成n
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型阴极层 26的n型杂质的注入量比用于形成p型集电极层16的p型杂质的注入量多。在图16(a)中，示出从第2主面起的p型集电极层16和 n
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型阴极层26的深度相同，但n
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型阴极层26的深度大于或等于p 型集电极层16的深度。由于形成n
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型阴极层26的区域需要将n型杂质注入至已注入了p型杂质的区域而成为n型半导体，因此将在整个形成n
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型阴极层26的区域注入的p型杂质的浓度设得比n型杂质的浓度高。
102.接着，如图16(b)所示，在半导体基板的第2主面之上形成集电极电极7。集电极电极7是遍及第2主面的igbt区域10、二极管区域20及末端区域30的整面而形成的。另外，集电极电极7可以遍及半导体基板即n型晶片的第2主面的整面而形成。集电极电极7 可以通过溅射、蒸镀等pvd而使铝硅合金(ai-si类合金)、钛(ti) 等沉积而形成，也可以通过使铝硅合金、钛、镍或金等多种金属层叠而形成。而且，也可以通过在利用pvd形成的金属膜之上进行化学镀、电镀，进一步形成金属膜而设为集电极电极7。
103.通过以上那样的工序对半导体装置100或半导体装置101进行制作。就半导体装置100或半导体装置101而言，由于在1片n型晶片矩阵状地制作多个，因此通过采用激光切割、刀片切割而切分为各个半导体装置100或半导体装置101，从而完成半导体装置100或半导体装置101。
104.对如上所述构成的本实施方式中的半导体装置及半导体装置的制造方法的效果进行说明。
105.由于本实施方式的半导体装置100及101使用铝作为p型接触层14及p型接触层24的p型杂质，因此能够将p型接触层14及p 型接触层24的厚度设得比n
+
型源极层13的厚度小。原因在于，铝的原子半径比硼大，因此在以相同的加速能量进行离子注入的情况下，原子半径小的硼被注入得深，相对于此，原子半径大的铝被注入至比硼浅的位置。另外，通过将作为金属的铝用作p型杂质，能够维持与电极部的欧姆接触性，因此与现有的半导体装置相比，能够降低 p型接触层的杂质浓度，与现有的半导体装置相比，能够对从p型接触层14或p型接触层24向n-型漂移层1注入大量的空穴进行抑制。其结果，本实施方式的半导体装置100及101具有下述效果，即，能够对接触电阻进行抑制，并且降低二极管区域20的恢复损耗。
106.此外，就本实施方式的半导体装置100及101而言，对p型接触层14及24的厚度比n
+
型源极层13小进行了说明，但不限于此，只要使用铝作为p型接触层14及24的p型杂质即可。通过如上所述地构成，至少能够维持与电极部的欧姆接触性，并且由此能够降低p 型接触层的杂质浓度，因此具有下述效果，即，能够对接触电阻进行抑制，并且降低二极管区域20的恢复损耗。
107.实施方式2.
108.使用图17对实施方式2的半导体装置进行说明。图17是表示 rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构的剖视图。图17与图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图对应。另外，图17是如图3的虚线a-a所示，在该剖面具有n
+
型源极层13的部位处的剖视图。
109.本实施方式的半导体装置在igbt区域10具有杂质浓度比二极管区域20的p型接触层24高的p
+
型接触层44这一点上与实施方式 1的半导体装置100或101不同。由于本实施方式的半导体装置的其它结构与实施方式1的半导体装置100或101相同，因此下面以与半导体装置100或101不同的点为中心进行说明。
110.p型接触层24与实施方式1相同地，比n
+
型源极层13厚度小，例如具有n
+
型源极层13的厚度的1/2的厚度。另外，优选p型接触层24中的铝的杂质浓度为1.0e+12/cm3～1.0e+18/cm3。
111.p
+
型接触层44为形成于沟槽间的表层，作为p型杂质具有硼的半导体层，p型杂质的浓度为1.0e+15/cm3～1.0e+20/cm3。p
+
型接触层44的杂质浓度比p型接触层24高。另外，p
+
型接触层44如图 17所示，比n
+
型源极层13厚度大，例如具有n
+
型源极层13的厚度的1.5倍的厚度。
112.此外，优选p
+
型接触层44使用硼作为p型杂质，但不限于此，可以使用铝，或者也可以使用其之外的p型杂质。另外，优选将p
+
型接触层44的厚度设得比n
+
型源极层13的厚度大，但也可以设为与n
+
型源极层13的厚度等同。
113.在如上所述构成的本实施方式的半导体装置中，形成于二极管区域20的p型接触层24的杂质浓度比形成于igbt区域10的p
+
型接触层44的杂质浓度低，由此具有能够兼顾恢复损耗降低和igbt 区域的通电性能的效果。另外，在igbt的正向动作时，为了促进空穴向p
+
型接触层44流入，提高闩锁耐量，优选igbt区域10的p
+
型接触层44的厚度比n
+
型源极层13
的厚度大，通过将硼等用作杂质或者使杂质浓度大于或等于1.0e+15/cm3，能够形成厚的p
+
型接触层。
114.使用图18对实施方式2的半导体装置的变形例进行说明。图18 与图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图对应，但其是与图17的剖视图不同位置的剖视图。图17及图 18是rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构，但图17如图3的虚线a-a所示，是在该剖面具有n
+
型源极层 13的部位处的剖视图，图18如图3的虚线b-b所示，是在该剖面不具有n
+
型源极层13的部位处的剖视图。
115.如图18所示，本实施方式的变形例涉及的半导体装置在igbt 区域10侧的边界区域中进一步形成p型接触层14这一点上与本实施方式的半导体装置不同。由于变形例涉及的半导体装置的其它结构与本实施方式的半导体装置相同，因此下面以不同的点为中心进行说明。
116.p型接触层14的结构与实施方式1的半导体装置所设置的p型接触层14相同地，优选比n
+
型源极层13厚度小，具有小于或等于 n
+
型源极层13的厚度的1/2的厚度。另外，优选p型接触层14中的铝的杂质浓度为1.0e+12/cm3～1.0e+18/cm3。在本实施方式的半导体装置中，p型接触层14仅设置于igbt区域10和二极管区域20 的边界区域的igbt区域10侧。
117.此外，在实施方式2中，igbt区域10和二极管区域20的边界是指，与处于igbt区域10的最接近二极管区域20的位置的n
+
型源极层13接触的沟槽中的、最靠近二极管区域20侧的沟槽的位置。可以将与处于该igbt区域10的最接近二极管区域20的位置的n
+
型源极层13接触的沟槽中的、最靠近二极管区域20侧的沟槽称为边界的沟槽，也可以称为边界沟槽，这里设为边界沟槽50。边界沟槽50是在形成于半导体基板的沟槽内隔着边界沟槽绝缘膜50b设置边界沟槽电极50a而构成的。
118.这样，由于在接近边界沟槽50的位置设置p型接触层14，另一方面在与边界沟槽50远离的位置设置p
+
型接触层44，因此能够在边界沟槽50附近将从igbt区域10的p型接触层注入至n-型漂移层1 的空穴的量降低，因此具有如下效果，即，能够将从igbt区域10 向二极管区域20流入的空穴的量降低，进一步降低二极管区域20 的恢复损耗。
119.实施方式3.
120.使用图19对实施方式3的半导体装置进行说明。图19是表示 rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构的剖视图。图19与图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图对应。另外，图19是如图3的虚线a-a所示，在该剖面具有n
+
型源极层13的部位处的剖视图。
121.本实施方式的半导体装置在二极管区域20中的p型接触层24 的下部具有以铝为p型杂质的p-型阳极层45，不具有n型载流子积蓄层2这一点上，与实施方式1的半导体装置100或101不同。由于本实施方式的半导体装置的其它结构与实施方式1的半导体装置100 或101相同，因此下面以与半导体装置100或101不同的点为中心进行说明。
122.p-型阳极层45具有铝作为p型杂质，与在igbt区域10形成的 p型基极层15相比p型杂质浓度低。p-型阳极层45的铝的杂质浓度为1.0e+12/cm3～1.0e+17/cm3。另外，在p-型阳极层45的下部没有形成n型载流子积蓄层2。
123.此外，p-型阳极层45可以是与在igbt区域10形成的p型基极层15的p型杂质浓度等同的杂质浓度，但由于通过设得比p型基极层15的p型杂质浓度低，能够进一步降低二极管
区域20的恢复损耗，因此优选。
124.在如上所述构成的本实施方式的半导体装置中，p型接触层24 形成于沟槽间的表层的一部分，将p-型阳极层45的p型杂质设为铝，因此具有如下效果，即，能够对来自p型接触层24及p-型阳极层45 的空穴的注入进行抑制，能够进一步降低二极管区域20的恢复损耗。
125.实施方式4.
126.使用图20对实施方式4的半导体装置进行说明。图20是表示 rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构的剖视图。图20与图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图对应。另外，图20是如图3的虚线a-a所示，在该剖面具有n
+
型源极层13的部位处的剖视图。
127.本实施方式的半导体装置在二极管区域20中的p型集电极层16 散布于n
+
型阴极层26这一点上，与实施方式1的半导体装置100或 101不同。二极管区域20的散布于n
+
型阴极层26的p型集电极层 16可以与igbt区域10的p型集电极层16同时形成，二极管区域 20的散布于n
+
型阴极层26的p型集电极层16在第2主面侧与集电极电极7接触，在第1主面侧与n型缓冲层3接触。
128.在如上所述构成的本实施方式的半导体装置中具有如下效果，即，在二极管的反向动作时，由于能够向n-型漂移层适度注入空穴，因此进一步提高二极管性能。
129.实施方式5.
130.使用图21对实施方式5的半导体装置进行说明。图21是表示 rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构的剖视图。图21与图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图对应。另外，图21是如图3的虚线a-a所示，在该剖面具有n
+
型源极层13的部位处的剖视图。
131.本实施方式的半导体装置在二极管区域20不形成沟槽这一点上，与实施方式1的半导体装置100或101不同。此外，“在二极管区域20不形成沟槽”是指不具有在实施方式1中说明过的二极管沟槽栅极21这样的结构，包含在igbt区域10和二极管区域20的边界具有边界沟槽50。
132.在如上所述构成的本实施方式的半导体装置中具有如下效果，即，通过在二极管区域20不形成沟槽，载流子的导通面积变大，电流容易流动，因此能够降低接通电压。
133.实施方式6.
134.使用图22对实施方式6的半导体装置进行说明。图22是表示 rc-igbt即半导体装置的igbt区域和二极管区域的边界的结构的剖视图。图22与图1所示的半导体装置100或半导体装置101中的虚线g-g处的剖视图对应。另外，图22是如图3的虚线a-a所示，在该剖面具有n
+
型源极层13的部位处的剖视图。
135.本实施方式的半导体装置在相邻的沟槽间具有凹型的沟槽触点 46这一点上，与实施方式1的半导体装置100或101不同。由于本实施方式的半导体装置的其它结构与实施方式1的半导体装置100 或101相同，因此下面以与半导体装置100或101不同的点为中心进行说明。
136.在本实施方式的半导体装置中，在相邻的沟槽间具有从第1主面凹陷而形成的沟槽触点46，发射极电极6埋入在沟槽触点46内。在igbt区域10侧的沟槽触点46的表层形成以
铝为p型杂质的p型接触层17，在二极管区域20侧的沟槽触点46的表层形成有以铝为p 型杂质的p型接触层27。另外，在沟槽触点46内的发射极电极6和 p型接触层17或p型接触层27之间形成有阻挡金属5。沟槽触点46 的底部与n
+
型源极层13相比位于第2主面侧。此外，沟槽触点46 也可以形成于全部相邻的沟槽之间。
137.在如上所述构成的本实施方式的半导体装置中具有如下效果，即，通过p型接触层17位于igbt区域10的沟槽触点底部，从而闩锁耐量提高。另外，具有如下效果，即，通过形成沟槽触点，由于接触表面积变大，因此能够进一步降低接触电阻。
138.此外，对各实施方式适当进行组合、变形、省略也包含在本发明的范围内。
139.标号的说明
140.1n-型漂移层，5阻挡金属，10igbt区域，11有源沟槽栅极， 11a栅极沟槽电极，11b栅极沟槽绝缘膜，12哑沟槽栅极，12a哑沟槽电极，12b哑沟槽绝缘膜，13n
+
型源极层，14、17p型接触层， 15p型基极层，16p型集电极层，16a p型末端集电极层，20二极管区域，21二极管沟槽栅极，21a二极管沟槽电极，21b二极管沟槽绝缘膜，24、27p型接触层，25p型阳极层，26n
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型阴极层，30末端区域，31p型末端阱层，44p
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型接触层，45p-型阳极层，46沟槽触点。