半导体存储器装置和该半导体存储器装置的制造方法与流程

1.本公开的各种实施方式总体上涉及半导体存储器装置和制造该半导体存储器装置的方法，更具体地，涉及一种三维半导体存储器装置和制造该三维半导体存储器装置的方法。


背景技术：

2.半导体存储器装置可包括能够存储数据的存储器单元。三维半导体存储器装置可包括三维存储器单元阵列。
3.存储器单元的各种操作可由外围电路结构控制。三维半导体存储器装置可包括与三维存储器单元阵列交叠的外围电路结构。在如上所述的三维半导体存储器装置中，由于结构的约束和制造工艺的约束，用于擦除存储在存储器单元中的数据的擦除操作可被限于使用栅极感应漏极泄漏(gidl)电流的栅极感应漏极泄漏(gidl)方法。可基于少数载流子执行根据gidl方法的擦除操作，因此擦除操作的可靠性可劣化。


技术实现要素：

4.根据实施方式，一种半导体存储器装置可包括：具有第一部分和第二部分的沟道层，第一部分和第二部分在纵向方向上延伸；栅极层叠结构，其围绕沟道层的第一部分；第一半导体层，其包括第一导电类型的第一杂质，该第一半导体层接触沟道层的第二部分的侧壁；以及第二半导体层，其覆盖第一半导体层和沟道层，其中，第二半导体层包括掺杂有与第一导电类型相反的第二导电类型的第二杂质的源极区域。
5.根据实施方式，一种半导体存储器装置可包括：三维存储器单元阵列；与三维存储器单元阵列交叠的第一半导体层，该第一半导体层包括第一导电类型的第一杂质；以及设置在第一半导体层上方的第二半导体层，该第二半导体层包括掺杂有与第一导电类型相反的第二导电类型的第二杂质的源极区域，其中，三维存储器单元阵列包括多个沟道层，各个沟道层具有接触第一半导体层的第一接触表面和接触第二半导体层的第二接触表面。
6.根据实施方式，一种制造半导体存储器装置的方法可包括以下步骤：形成多个沟道层，各个沟道层包括第一部分和第二部分，所述第一部分由栅极层叠结构围绕并且存储器层插置在所述第一部分和所述栅极层叠结构之间，所述第二部分从第一部分延伸并且暴露于栅极层叠结构外侧的区域；形成接触各个沟道层的第二部分的一部分的第一半导体层，该第一半导体层包括第一导电类型的第一杂质；以及形成接触各个沟道层的第二部分的通过第一半导体层敞开的部分的第二半导体层，该第二半导体层包括与第一导电类型相反的第二导电类型的第二杂质。
附图说明
7.图1是根据实施方式的半导体存储器装置的框图；
8.图2是示出图1所示的存储器单元阵列和外围电路结构的布置的实施方式的图；
9.图3是示出图2所示的存储器单元阵列的实施方式的立体图；
10.图4是示出图3所示的第二半导体层的实施方式的平面图；
11.图5是示出根据实施方式的沿着x-z平面截取的半导体存储器装置的第一区域和第二区域的横截面图；
12.图6是示出根据实施方式的沿着y-z平面截取的半导体存储器装置的第二区域的横截面图；
13.图7是示出根据实施方式的沿着y-z平面截取的半导体存储器装置的第二区域的横截面图；
14.图8是示出根据实施方式的半导体存储器装置的一部分的放大横截面图；
15.图9a至图9c是示出根据实施方式的半导体存储器装置的制造方法的横截面图；
16.图10a至图10g是示出图9c所示的工艺之后的工艺的实施方式的横截面图；
17.图11是示出根据实施方式的存储器系统的配置的框图；以及
18.图12是示出根据实施方式的计算系统的配置的框图。
具体实施方式
19.为了描述根据本公开的概念的实施方式，本文所公开的具体结构和功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，其不应被解释为限于本文所阐述的特定实施方式。
20.将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分，而非暗示元件的数量或顺序。
21.各种实施方式涉及一种能够改进操作可靠性的半导体存储器装置和制造该半导体存储器装置的方法。
22.图1是根据实施方式的半导体存储器装置100的框图。
23.参照图1，半导体存储器装置100可包括外围电路结构190和存储器单元阵列110。
24.外围电路结构190可被配置为执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作、用于输出存储在存储器单元阵列110中的数据的读操作以及用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路结构190可包括输入/输出电路180、控制电路150、电压发生电路130、行解码器120、列解码器170、页缓冲器160和源极线驱动器140。
25.存储器单元阵列110可包括存储数据的多个存储器单元。根据实施方式，存储器单元阵列110可包括三维存储器单元阵列。多个存储器单元可每单元存储单比特数据或多比特数据。多个存储器单元可形成存储器单元串。各个存储器单元串可包括通过沟道层彼此串联联接的存储器单元。沟道层可通过位线bl联接到页缓冲器160。沟道层可包括联接到存储器单元阵列110的第一半导体层的部分和联接到存储器单元阵列110的源极区域的部分。第一半导体层可被提供作为掺杂有第一导电类型的第一杂质的阱区域。源极区域可以是第二半导体层中的掺杂有与第一导电类型相反的第二导电类型的第二杂质的区域。第一导电类型可为p型，并且第二导电类型可为n型。
26.输入/输出电路180可将从半导体存储器装置100的外部装置(例如，存储控制器)
接收的命令cmd和地址add传送至控制电路150。输入/输出电路180可与外部装置和列解码器170交换数据data。
27.控制电路150可响应于命令cmd和地址add而输出操作信号op_s、行地址radd、源极线控制信号sl_s、页缓冲器控制信号pb_s和列地址cadd。
28.电压发生电路130可响应于操作信号op_s而生成用于执行编程操作、验证操作、读操作和擦除操作的各种操作电压vop。电压发生电路130可在擦除操作期间响应于操作信号op_s而将擦除电压vers传送至存储器单元阵列110。在擦除操作期间，擦除电压vers可被传送至存储器单元阵列110的第一半导体层。第一半导体层可在擦除操作期间向沟道层供应作为多数载流子的空穴。
29.行解码器120可通过漏极选择线dsl、字线wl和源极选择线ssl联接到存储器单元阵列110。行解码器120可响应于行地址radd而将操作电压vop传送至漏极选择线dsl、字线wl和源极选择线ssl。
30.列解码器170可响应于列地址cadd而将从输入/输出电路180输入的数据data传送至页缓冲器160或将存储在页缓冲器160中的数据data传送至输入/输出电路180。列解码器170可通过列线cll与输入/输出电路180交换数据data。列解码器170可通过数据线dtl与页缓冲器160交换数据data。
31.页缓冲器160可通过位线bl联接到存储器单元阵列110。页缓冲器160可响应于页缓冲器控制信号pb_s而暂时存储通过位线bl接收的数据data。页缓冲器160可在读操作期间感测位线bl的电压或电流。
32.源极线驱动器140可响应于源极线控制信号sl_s而将源极电压vsl传送至存储器单元阵列110。根据实施方式，源极线驱动器140可在读操作或验证操作期间向存储器单元阵列110的源极区域供应用于放电的源极电压vsl。根据实施方式，用于放电的源极电压vsl可以是接地电压。
33.图2是示出图1所示的存储器单元阵列110和外围电路结构190的布置的实施方式的图。
34.参照图2，半导体存储器装置100的外围电路结构190可包括与存储器单元阵列110交叠的区域。xyz坐标系中的z轴方向可被定义为外围电路结构190面向存储器单元阵列110的方向。外围电路结构190可通过多个互连件联接到存储器单元阵列110的第一半导体层、第二半导体层、位线、漏极选择线、字线和源极选择线。
35.图3是示出图2所示的存储器单元阵列110的实施方式的立体图。
36.参照图3，存储器单元阵列110可包括沿着单元插塞cpl限定的存储器单元串、位线bl、第一半导体层sel1和第二半导体层sel2。
37.第一半导体层sel1和第二半导体层sel2可与位线bl交叠，单元插塞cpl插置在它们之间。
38.单元插塞cpl可被导电图案围绕，这些导电图案在设置位线bl的高度与设置第一半导体层sel1的高度之间在z轴方向上层叠以彼此间隔开。如上所述，可由单元插塞cpl限定三维存储器单元阵列。导电图案可被狭缝si穿透。导电图案当中的与位线bl相邻的至少一层导电图案可被漏极分离狭缝dsi以及狭缝si穿透。导电图案可被狭缝si和漏极分离狭缝dsi分离为漏极选择线dsl、字线wl和源极选择线ssl。在彼此邻近的狭缝si之间设置在相
同的高度处的漏极选择线dsl可通过漏极分离狭缝dsi彼此分离。漏极选择线dsl可用作漏极选择晶体管的栅电极。字线wl可用作存储器单元的栅电极。源极选择线ssl可用作源极选择晶体管的栅电极。
39.各个单元插塞cpl可穿过至少一层漏极选择线dsl、多条字线wl和至少一层源极选择线ssl。多条字线wl可被设置为在位线bl和第一半导体层sel1之间在z轴方向上彼此间隔开。至少一层漏极选择线dsl可设置在多条字线wl与位线bl之间。至少一层源极选择线ssl可设置在多条字线wl与第一半导体层sel1之间。
40.位线bl可在与字线wl交叉的方向上延伸。根据实施方式，字线wl可在xyz坐标系中在x轴方向上延伸，位线bl可在xyz坐标系中在y轴方向上延伸。
41.第一半导体层sel1可被提供作为存储器单元阵列110的阱区域并且可在xyz坐标系中沿着x-y平面延伸。存储器单元阵列110的第二半导体层sel2可包括源极区域并且可在xyz坐标系中沿着x-y平面延伸。第二半导体层sel2可接触第一半导体层sel1的上表面。
42.第一半导体层sel1和第二半导体层sel2中的每一个可从半导体存储器装置的第一区域ar1延伸到半导体存储器装置的第二区域ar2。漏极选择线dsl、字线wl和源极选择线ssl可在第二区域ar2中被单元插塞cpl穿透。半导体存储器装置的第一区域ar1可以是通过漏极选择线dsl、字线wl和源极选择线ssl敞开的区域。
43.第一半导体层sel1可包括第一导电类型的第一杂质。根据实施方式，第一半导体层sel1可以是具有p型杂质的掺杂硅层。
44.第二半导体层sel2可包括掺杂有第一导电类型的杂质的区域和掺杂有与第一导电类型相反的第二导电类型的杂质的区域。根据实施方式，第二半导体层sel2可包括掺杂有p型杂质的阱拾取区域以及源极区域和掺杂有n型杂质的源极拾取区域。
45.图4是示出图3所示的第二半导体层sel2的实施方式的平面图。
46.参照图4，第二半导体层sel2可包括中央区域cer和围绕中央区域cer的边缘eg。边缘eg可对应于图3所示的第一区域ar1，中央区域cer可对应于图3所示的第二区域ar2。中央区域cer可与图3所示的形成三维存储器单元阵列的单元插塞cpl交叠。
47.第二半导体层sel2可包括源极区域215、阱拾取区域213和源极拾取区域217。源极区域215可掺杂有第二导电类型的第二杂质并且可被限定在中央区域cer中。阱拾取区域213可掺杂有第一导电类型的第三杂质并且可被限定在边缘eg中。第三杂质的浓度可高于图3所示的第一半导体层sel1的第一杂质的浓度。源极拾取区域217可被限定在源极区域215中。源极拾取区域217可掺杂有第二导电类型的第四杂质。第四杂质的浓度可高于第二杂质的浓度。第一导电类型可为p型，第二导电类型可为n型。
48.第二半导体层sel2还可包括在边缘eg中围绕阱拾取区域213的额外区域211。额外区域211可包括第二导电类型的第二杂质。
49.类似于第二半导体层sel2，图3所示的第一半导体层sel1可包括中央区域和围绕中央区域的边缘。第一半导体层sel1的中央区域可与图3所示的单元插塞cpl交叠，并且可对应于图3所示的第二区域ar2。第一半导体层sel1的边缘可对应于图3所示的第一区域ar1。
50.图5是示出根据实施方式的沿着x-z平面截取的半导体存储器装置的第一区域ar1和第二区域ar2的横截面图。图6是示出根据实施方式的沿着y-z平面截取的半导体存储器
装置的第二区域ar2的横截面图。图7是示出根据实施方式的沿着y-z平面截取的半导体存储器装置的第二区域ar2的横截面图。图7示出图6所示的实施方式的改型。
51.参照图5、图6和图7，半导体存储器装置的外围电路结构可包括基板301以及晶体管tr1、tr2和tr3。
52.基板301可以是诸如硅基板或锗基板的半导体基板。基板301可包括通过隔离层303分割的有源区域。
53.晶体管tr1、tr2和tr3可形成图1所示的外围电路结构190的一部分。根据实施方式，晶体管tr1、tr2和tr3可包括形成图1所示的行解码器120的晶体管tr1以及形成图1所示的页缓冲器160的晶体管tr2和tr3。
54.晶体管tr1、tr2和tr3中的每一个可包括栅极绝缘层305、栅电极307和结301j。栅极绝缘层305和栅电极307可在有源区域中层叠在基板301上方。结301j可被提供作为源极区域和漏极区域。可通过将n型杂质和p型杂质中的至少一种掺杂到栅电极307的两侧暴露的有源区域中来提供结301j。
55.半导体存储器装置可包括连接到外围电路结构的第一互连件330和第一导电结合图案331。
56.第一互连件330可包括连接到晶体管tr1、tr2和tr3的多个导电图案311、313、315、317、319、321、323和325。多个导电图案311、313、315、317、319、321、323和325可具有各种结构。
57.第一导电结合图案331可连接到第一互连件330。第一导电结合图案331可经由第一互连件330连接到晶体管tr1、tr2和tr3。
58.基板301可被第一绝缘结构340覆盖。晶体管tr1、tr2和tr3、第一互连件330和第一导电结合图案331可被嵌入在第一绝缘结构340中。第一绝缘结构340可包括两个或更多个绝缘层。
59.存储器单元阵列的位线bl、栅极层叠结构350、单元插塞cpl、第一半导体层sel1和第二半导体层sel2可设置在第一绝缘结构340和第一导电结合图案331上方。
60.半导体存储器装置可包括设置在与位线bl相同的高度上的金属引线383。金属引线383可与位线bl间隔开。包括在金属引线383和位线bl中的导电材料可各种各样。
61.单元插塞cpl可由设置在位线bl和第一半导体层sel1之间的栅极层叠结构350围绕。各个单元插塞cpl可包括存储器层361、沟道层363和芯绝缘层365。
62.沟道层363可包括第一部分p1以及在沟道层363的纵向方向上从第一部分p1延伸的第二部分p2。根据实施方式，沟道层363的纵向方向可以是z轴方向。沟道层363可包括从第一部分p1朝着与第二部分p2延伸的方向相反的方向延伸的漏极级dp。沟道层363可用作存储器单元串的沟道区域并且可包括半导体材料。根据实施方式，沟道层363可包括硅。
63.沟道层363的第一部分p1可被栅极层叠结构350围绕。沟道层363的第二部分p2可在沟道层363的纵向方向上(例如，在z轴方向上)比栅极层叠结构350突出更远。漏极级dp可掺杂有第二导电类型的杂质。漏极级dp可包括被栅极层叠结构350围绕的部分。漏极级dp的被栅极层叠结构350围绕的部分的长度可根据设计规则来控制。
64.芯绝缘层365可设置在各个单元插塞cpl的中央区域中。存储器层361可设置在沟道层363的第一部分p1与栅极层叠结构350之间。存储器层361可包括在沟道层363和栅极层
叠结构350之间的阻挡绝缘层、在阻挡绝缘层和沟道层363之间的数据存储层以及在数据存储层和沟道层363之间的隧道绝缘层。数据存储层可包括能够存储利用福勒-诺德汉姆(fowler-nordheim)隧穿改变的数据的材料层。材料层可包括能够捕获电荷的氮化物层。隧道绝缘层可包括允许电荷隧穿的绝缘材料。根据实施方式，隧道绝缘层可包括氧化硅层。
65.各个栅极层叠结构350可包括在沟道层363的纵向方向上彼此交替地设置的层间绝缘层351和导电图案353。层间绝缘层351和导电图案353的层叠结构可被狭缝si穿透。
66.如图6的实施方式中所示，导电垂直触点373和垂直绝缘层371可设置在狭缝si中。垂直绝缘层371可设置在导电垂直触点373的侧壁上。各个栅极层叠结构350的导电图案353可通过垂直绝缘层371与导电垂直触点373绝缘。
67.如图7的实施方式中所示，可利用垂直绝缘层371’填充狭缝si。
68.如图5、图6和图7所示，栅极层叠结构350的导电图案353可用作漏极选择线dsl、字线wl和源极选择线ssl。可利用选择分离绝缘层369填充分离漏极选择线dsl的漏极分离狭缝dsi。
69.存储器单元可形成在单元插塞cpl的沟道层363与字线wl的交叉处。这些存储器单元可形成三维存储器单元阵列。漏极选择晶体管可形成在单元插塞cpl的沟道层363与漏极选择线dsl的交叉处。源极选择晶体管可形成在单元插塞cpl的沟道层363与源极选择线ssl的交叉处。至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管可通过各个沟道层363串联联接。
70.各个栅极层叠结构350可具有阶梯结构。栅极层叠结构350和单元插塞cpl可被第一绝缘层370覆盖。第一绝缘层370可形成在设置位线bl的高度与栅极层叠结构350之间。狭缝si和漏极分离狭缝dsi可穿过第一绝缘层370。
71.第一绝缘层370可被栅极垂直触点375穿透。栅极垂直触点375可按一对一方式与栅极层叠结构350的阶梯结构交叠。栅极垂直触点375可按一对一方式接触导电图案353。
72.半导体存储器装置可包括在设置位线bl的高度与第一绝缘层370之间的第二绝缘层380以及在第二绝缘层380与第一绝缘结构340之间的第二绝缘结构390。位线bl和金属引线383可被嵌入在第二绝缘结构390中。第二绝缘结构390可包括两个或更多个绝缘层。第二绝缘结构390可包括在设置位线bl的高度与第二绝缘层380之间的第一高度层390a以及在设置位线bl的高度与第一绝缘结构340之间的第二高度层390b。
73.第二绝缘层380和第一高度层390a可被沟道位间(inter-channel-bit)连接结构377a、379a和381a以及栅极引线间(inter-gate-wire)连接结构377b、379b和381b穿透。沟道位间连接结构377a、379a和381a和栅极引线间连接结构377b、379b和381b可包括具有各种结构的导电图案。
74.根据实施方式，沟道位间连接结构377a、379a和381a可包括沟道触点377a、第一接触焊盘379a和位线触点381a。沟道触点377a可从沟道层363朝着位线bl延伸并且可穿过第一绝缘层370和第二绝缘层380。第一接触焊盘379a可接触沟道触点377a并且可嵌入在第二绝缘结构390的第一高度层390a中。位线触点381a可将第一接触焊盘379a联接到位线bl并且可嵌入在第二绝缘结构390的第一高度层390a中。
75.根据实施方式，栅极引线间连接结构377b、379b和381b可包括栅极触点377b、第二接触焊盘379b和引线触点381b。栅极触点377b可接触栅极垂直触点375之一并且可穿过第
二绝缘层380。第二接触焊盘379b可接触栅极触点377b并且可嵌入在第二绝缘结构390的第一高度层390a中。引线触点381b可将第二接触焊盘379b联接到金属引线383并且可嵌入在第二绝缘结构390的第一高度层390a中。
76.位线bl和金属引线383可经由第二互连件385和第二导电结合图案387连接到第一导电结合图案331。第二互连件385和第二导电结合图案387可嵌入在第二绝缘结构390的第二高度层390b中。第二导电结合图案387可结合到第一导电结合图案331。第二互连件385可包括各种结构的导电图案。第二互连件385可将位线bl和金属引线383联接到第二导电结合图案387。
77.第一半导体层sel1可在x-y平面中从半导体存储器装置的第一区域ar1延伸到第二区域ar2。第一半导体层sel1可接触沟道层363的第二部分p2的侧壁。第一半导体层sel1可围绕沟道层363的第二部分p2的侧壁并且可沿着x-y平面延伸以与由栅极层叠结构350和单元插塞cpl中的每一个限定的三维存储器单元阵列交叠。
78.如图6的实施方式中所示，第一半导体层sel1可围绕导电垂直触点373。垂直绝缘层371可在第一半导体层sel1和导电垂直触点373之间延伸。
79.如图7的实施方式中所示，第一半导体层sel1可围绕垂直绝缘层371’。
80.参照图5、图6和图7，第二半导体层sel2可覆盖第一半导体层sel1和单元插塞cpl的沟道层363。第二半导体层sel2可在x-y平面中从半导体存储器装置的第一区域ar1延伸到第二区域ar2。第二半导体层sel2可包括设置在第一区域ar1中的边缘eg以及设置在第二区域ar2中的中央区域cer。
81.第二半导体层sel2的额外区域211和阱拾取区域213可设置在第一区域ar1中而不与导电图案353和单元插塞cpl交叠。阱拾取区域213可接触第一半导体层sel1的不与导电图案353交叠的区域。
82.导电阱触点251可连接到阱拾取区域213。导电阱触点251可在z方向上从阱拾取区域213延伸。
83.第二半导体层sel2的源极区域215可设置在第二区域ar2中以与三维存储器单元阵列交叠。第二半导体层sel2的源极区域215和导电垂直触点373中的每一个可用作公共源极线。
84.第二半导体层sel2的源极拾取区域217可在第二区域ar2中形成在第二半导体层sel2中。
85.如图6的实施方式中所示，第二半导体层sel2的源极拾取区域217可被定义为源极区域215的不与导电图案353和阱拾取区域213交叠的部分中掺杂有第二导电类型的第四杂质的区域。根据实施方式，源极拾取区域217可形成在与导电垂直触点373交叠的第二半导体层sel2中。导电垂直触点373可在与沟道层363相同的纵向方向上从源极拾取区域217延伸。源极拾取区域217可连接到在与导电垂直触点373延伸的方向相反的方向上从源极拾取区域217延伸的导电源极触点253。
86.如图7的实施方式中所示，第二半导体层sel2的源极拾取区域217可被定义为源极区域215的与导电图案353交叠的部分中掺杂有第二导电类型的第四杂质的区域。源极拾取区域217可形成为避免与单元插塞cpl的沟道层363交叠。根据实施方式，源极拾取区域217可与单元插塞cpl之间的栅极层叠结构350交叠。源极拾取区域217可连接到远离栅极层叠
结构350延伸的导电源极触点253。
87.参照图5、图6和图7，导电阱触点251和导电源极触点253可穿过设置在第二半导体层sel2上方的上绝缘层250。导电阱触点251和导电源极触点253可连接到设置在上绝缘层250上方的上引线261和263。上引线261和263可包括第一上引线261和第二上引线263。
88.第一上引线261可经由导电阱触点251连接到作为阱区域的第一半导体层sel1。第一上引线261可在擦除操作期间传送擦除电压。
89.第二上引线263可经由导电源极触点253连接到第二半导体层sel2的源极区域215。第二上引线263可在读操作或验证操作期间传送用于放电的源极电压。
90.第一半导体层sel1可包括第一导电类型的第一杂质并且可接触沟道层363。第一导电类型可为p型。因此，在擦除操作期间，作为第一半导体层sel1的多数载流子的空穴可被供应给沟道层363。
91.在读操作或验证操作期间，读电压或验证电压可被施加到联接到所选存储器单元的所选字线并且用于放电的源极电压(例如，接地电压)可被施加到源极区域215。第二半导体层sel2的源极区域215可包括第二导电类型的第二杂质并且可接触沟道层363。第二导电类型可为n型。因此，当所选存储器单元的阈值电压的电平低于施加到所选字线的读电压或验证电压的电平时，预充电至位线bl的电压可在读操作或验证操作期间经由沟道层363通过源极区域215放电。
92.图8是示出根据实施方式的半导体存储器装置100的一部分的放大横截面图。
93.参照图8，沟道层363可具有接触第一半导体层sel1的第一接触表面su1和接触第二半导体层sel2的第二接触表面su2。来自第一半导体层sel1的空穴可通过沟道层363的第一接触表面su1供应给沟道层363。第二半导体层sel2可提供通过联接到第二接触表面su2的源极区域215的放电路径。
94.存储器层361可部分地围绕沟道层363的侧壁，使得沟道层363的第一接触表面su1和第二接触表面su2敞开。
95.图9a至图9c是示出根据实施方式的半导体存储器装置的制造方法的横截面图。
96.参照图9a，可形成电路结构410，其形成半导体存储器装置的第一区域ar1和第二区域ar2。电路结构410可包括外围电路结构、连接到外围电路结构的第一互连件330以及连接到第一互连件330的第一导电结合图案331。
97.形成电路结构410可包括形成具有多个晶体管tr1、tr2和tr3的外围电路结构。多个晶体管tr1、tr2和tr3可形成在基板301的通过隔离层303分割的有源区域中。多个晶体管tr1、tr2和tr3可按照上面参照图5、图6和图7描述的相同方式配置。因此，为了简明起见，将省略上面已经描述的详细描述。
98.形成电路结构410还可包括形成嵌入在第一绝缘结构340中的第一互连件330和第一导电结合图案331。第一互连件330和第一导电结合图案331可按照上面参照图5、图6和图7描述的相同方式配置。因此，为了简明起见，将省略上面已经描述的详细描述。
99.参照图9b，可在牺牲基板421上方形成初步存储器阵列420。牺牲基板421可以是硅层。图9b中的横截面图a沿着与位线bl交叉的方向截取，图9b中的横截面图b沿着与位线bl平行的方向截取。
100.初步存储器阵列420可包括三维存储器单元阵列、连接到三维存储器单元阵列的
栅极垂直触点375和沟道位间连接结构377a、379a和381a、连接到栅极垂直触点375的栅极引线间连接结构377b、379b和381b、连接到栅极引线间连接结构377b、379b和381b的金属引线383、连接到沟道位间连接结构377a、379a和381a的位线bl、连接到金属引线383和位线bl的第二互连件385以及连接到第二互连件385的第二导电结合图案387。
101.三维存储器单元阵列可包括设置在牺牲基板421上方的栅极层叠结构350以及由栅极层叠结构350围绕的沟道层363，并且存储器层361插置在沟道层363与栅极层叠结构350之间。三维存储器单元阵列可被第一绝缘层370覆盖。
102.栅极层叠结构350可包括在牺牲基板421上方彼此交替地层叠的层间绝缘层351和导电图案353。层间绝缘层351和导电图案353可被狭缝si穿透，并且一些导电图案353可进一步被漏极分离狭缝dsi以及狭缝si穿透。狭缝si可填充有垂直绝缘层371和导电垂直触点373或者可填充有垂直绝缘层371’，如图7所示。漏极分离狭缝dsi可填充有选择分离绝缘层369。
103.存储器层361可沿着穿过栅极层叠结构350的孔的表面延伸。孔可延伸到牺牲基板421中。沟道层363可沿着存储器层361的内壁延伸。沟道层363可延伸到牺牲基板421中并且存储器层361可在牺牲基板421和沟道层363之间延伸。孔的中央区域可填充有芯绝缘层365。沟道层363可包括具有n型杂质的漏极级dp。漏极级dp可覆盖芯绝缘层365的面向与朝着牺牲基板421的方向相反的方向的上端。
104.沟道位间连接结构377a、379a和381a、栅极引线间连接结构377b、379b和381b、金属引线383、位线bl、第二互连件385以及第二导电结合图案387可嵌入在第二绝缘层380和第二绝缘结构390中。第二绝缘结构390可包括在位线bl和第二绝缘层380之间的第一高度层390a以及在位线bl上方的第二高度层390b。沟道位间连接结构377a、379a和381a、栅极引线间连接结构377b、379b和381b、金属引线383、位线bl、第二互连件385、第二导电结合图案387、第二绝缘层380以及第二绝缘结构390可按照上面参照图5、图6和图7描述的相同方式配置。因此，为了简明起见，将省略上面已经描述的详细描述。
105.参照图9c，电路结构410可与初步存储器阵列420对准，使得电路结构410的第一绝缘结构340面向初步存储器阵列420的第二高度层390b。随后，初步存储器阵列420可连接到电路结构410。根据实施方式，初步存储器阵列420可通过将初步存储器阵列420的第二导电结合图案387结合到电路结构410的第一导电结合图案331来连接到电路结构410。
106.可通过图9a至图9c所示的工艺如所示在x-z平面和y-z平面中提供形成半导体存储器装置的第一区域ar1和第二区域ar2的一些结构。
107.图10a至图10g是示出图9c所示的工艺之后的工艺的实施方式的横截面图。图10a至图10g是图9c所示的区域c的放大横截面图。
108.参照图10a，可去除图9c所示的牺牲基板421。随后，可部分地去除存储器层361以暴露沟道层363的一部分。因此，沟道层363可被分割为第一部分p1和第二部分p2，第一部分p1由栅极层叠结构350围绕，并且存储器层361插置在第一部分p1与栅极层叠结构350之间，第二部分p2从第一部分p1延伸并且暴露于栅极层叠结构350外部的区域。
109.参照图10b，可形成初步第一半导体层200以覆盖沟道层363和栅极层叠结构350。初步第一半导体层200可沿着x-y平面延伸。初步第一半导体层200可以是具有第一导电类型的第一杂质的掺杂半导体层。第一导电类型可为p型。
110.参照图10c，可通过使图10b所示的初步第一半导体层200平坦化来限定围绕沟道层363的第二部分p2的侧壁的第一半导体层sel1。初步第一半导体层200的平坦化可通过化学机械抛光(cmp)方法执行。根据实施方式，沟道层363的一部分可被去除并且芯绝缘层365可通过平坦化暴露。第一半导体层sel1可包括在与沟道层363交叉的方向上比导电图案353突出更远的边缘200eg。
111.随后，如图10c所示的区域d中指示，可向沟道层363的第一部分p1的与沟道层363的第二部分p2相邻的部分中注入用于控制阈值电压的杂质431。用于控制阈值电压的杂质431可包括硼。
112.参照图10d，可在第一半导体层sel1上方形成初步第二半导体层210。初步第二半导体层210可包括与第一导电类型相反的第二导电类型的第二杂质。第二导电类型可为n型。初步第二半导体层210可接触沟道层363的第二部分p2的通过第一半导体层sel1敞开的部分，并且可接触第一半导体层sel1。初步第二半导体层210可接触导电垂直触点373。
113.初步第二半导体层210可沿着x-y平面延伸。初步第二半导体层210可包括在与沟道层363交叉的方向上比导电图案353突出更远的边缘210eg。初步第二半导体层210可包括由边缘210eg围绕的中央区域210cer。
114.参照图10e，可向图10d所示的初步第二半导体层210的边缘210eg中注入第一导电类型的第三杂质433。因此，可形成接触第一半导体层sel1的阱拾取区域213。
115.具有第二杂质的额外区域211和具有第二杂质的初步源极区域215p可通过阱拾取区域213分割。初步源极区域215p可限定在图10d所示的初步第二半导体层210的中央区域210cer中。阱拾取区域213中的第三杂质的浓度可高于第一半导体层sel1中的第一杂质的浓度。
116.参照图10f，可向图10d所示的初步第二半导体层210的中央区域210cer的一部分中注入第二导电类型的第四杂质。因此，可形成源极拾取区域217。初步第二半导体层210的中央区域210cer的除了注入有第四杂质的部分之外的剩余部分可被定义为源极区域215。
117.源极拾取区域217中的第四杂质的浓度可高于源极区域215中的第二杂质的浓度。如图4所示，源极区域215可围绕源极拾取区域217。
118.源极拾取区域217可限定在不与沟道层363交叠的区域中。根据实施方式，源极拾取区域217可与导电垂直触点373交叠。在另一实施方式中，源极拾取区域217可与设置在沟道层363之间的栅极层叠结构350交叠，如图7所示。
119.具有源极区域215、源极拾取区域217、额外区域211和阱拾取区域213的第二半导体层sel2可通过参照图10a至图10f描述的工艺来限定。
120.参照图10g，可在第二半导体层sel2上方形成上绝缘层250。随后，可形成穿过上绝缘层250的导电阱触点251和导电源极触点253。导电阱触点251可连接到阱拾取区域213，并且导电源极触点253可连接到源极拾取区域217。
121.随后，可在上绝缘层250上方形成分别连接到导电阱触点251和导电源极触点253的上引线261和263。
122.图11是示出根据实施方式的存储器系统1100的配置的框图。
123.参照图11，存储器系统1100可包括存储器装置1120和存储控制器1110。
124.存储器装置1120可以是包括多个闪存芯片的多芯片封装。存储器装置1120可包括
第一导电类型的第一杂质区域以及与第一导电类型相反的第二导电类型的第二杂质区域。第一杂质区域和第二杂质区域可接触存储器单元阵列的沟道层。第一杂质区域可在擦除操作期间用作电流路径，第二杂质区域可在读操作或验证操作期间用作电流路径。
125.存储控制器1110可被配置为控制存储器装置1120并且可包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可用作cpu 1112的操作存储器，cpu 1112可对存储控制器1110的数据交换执行一般控制操作，并且主机接口1113可包括访问存储器系统1100的主机的数据交换协议。纠错块1114可检测并纠正从存储器装置1120读取的数据中所包括的错误。存储器接口1115可与存储器装置1120接口。存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(rom)。
126.具有上述配置的存储器系统1100可以是存储器装置1120和存储控制器1110被组合的固态驱动器(ssd)或存储卡。例如，当存储器系统1100是ssd时，存储控制器1110可通过包括通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)和集成驱动电子设备(ide)的各种接口协议之一与外部装置(例如，主机)通信。
127.图12是示出根据实施方式的计算系统的配置的框图。
128.参照图12，计算系统1200可包括电联接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动dram等。
129.存储器系统1210可包括存储器装置1212和存储控制器1211。
130.存储器装置1212可包括第一导电类型的第一杂质区域以及与第一导电类型相反的第二导电类型的第二杂质区域。第一杂质区域和第二杂质区域可接触存储器单元阵列的沟道层。第一杂质区域可在擦除操作期间用作电流路径，第二杂质区域可在读操作或验证操作期间用作电流路径。
131.存储控制器1211可按照与上面参照图11描述的存储控制器1110相同的方式配置。
132.根据本公开的实施方式，由于可实现基于多数载流子的擦除操作，所以半导体存储器装置的操作可靠性可改进。
133.相关申请的交叉引用
134.本技术要求2021年3月24日提交于韩国知识产权局的韩国专利申请号10-2021-0038267的优先权，其完整公开通过引用并入本文。