一种降低米勒电容的MOSFET制造方法与流程

一种降低米勒电容的mosfet制造方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种降低米勒电容的mosfet制造方法。


背景技术：

2.mosfet芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，mosfet则是由成千上万个相同结构的元胞并列组成的单个晶体管。
3.mosfet的关键动态参数包括寄生电容、开关时间、栅极寄生电阻等，其中寄生电容包括栅源寄生电容cgs、栅漏寄生电容cgd，漏源寄生电容cds，从应用角度来看，将mosfet的寄生电容归纳为输入电容ciss＝cgs+cgd，输出电容coss＝cds+cdg和反向传输电容crss＝cdg，其中反向传输电容crss也叫做米勒电容。米勒电容在mosfet的开关损耗中起主导作用，尽可能的减小米勒电容，是芯片工程师的职责所在。
4.现有技术中的沟槽mosfet，栅极与漏极之间的介质层是覆盖于沟槽底部和沟槽侧壁的栅氧化层，此处栅氧化层比较薄而且面积比较大，因此mosfet的栅漏寄生电容cgd即米勒电容crss比较大，正因为如此，当应用于开关电路中，其开关损耗比较大，而且无法应用于高频领域。


技术实现要素：

5.本发明提供了降低米勒电容的mosfet制造方法，旨在解决现有的沟槽mosfet中栅极与漏极之间的介质层较薄且面积较大，导致开关损耗大的问题。
6.根据本技术实施例，提供了一种降低米勒电容的mosfet制造方法，包括以下步骤：
7.步骤s1：在衬底的表面生长外延层，并在外延层中形成沟槽，并在沟槽表面形成第一氧化层；
8.步骤s2：在第一氧化层表面生成氮化硅，并在氮化硅上淀积第一多晶硅，将沟槽内的第一多晶硅进行腐蚀，保留沟槽底部的部分第一多晶硅；
9.步骤s3：氧化第一多晶硅，生成第二氧化层；
10.步骤s4：腐蚀氮化硅，使得氮化硅与第二氧化层的高度平齐；
11.步骤s5：腐蚀第一氧化层，使得第一氧化层与氮化硅的高度平齐；
12.步骤s6：在沟槽侧壁生长第三氧化层，第三氧化层延伸至第一氧化层一端；
13.步骤s7：在沟槽内淀积第二多晶硅，并腐蚀第二多晶硅，使得第二多晶硅的高度低于沟槽的高度。
14.优选地，所述沟槽的深度为1.0
‑
3.0微米。
15.优选地，所述第一多晶硅为n型掺杂的多晶硅或p型掺杂的多晶硅或未掺杂的多晶硅。
16.优选地，在上述步骤s2中，保留沟槽底部的部分第一多晶硅的厚度为0.2
‑
0.5微米。
17.优选地，所述第一氧化层的厚度为30
‑
300纳米，所述氮化硅的厚度为30
‑
200纳米。
18.优选地，上述步骤s3中，采用800
‑
1100摄氏度的氧化工艺，将所述第一多晶硅全部氧化生成第二氧化层；
19.第二氧化层7的纵向厚度为0.4
‑
1.0微米。
20.优选地，上述步骤s4具体包括：
21.步骤s41：采用过腐蚀的工艺方法，将第二氧化层顶部的氮化硅腐蚀，使得氮化硅与第二氧化层的高度平齐；
22.步骤s42：基于腐蚀工艺的各向同性，氮化硅在第二氧化层的两侧形成第一凹陷区；
23.上述步骤s5具体包括：
24.步骤s51：采用过腐蚀的工艺方法，将氮化硅顶部的第一氧化层腐蚀，使得第一氧化层与氮化硅的高度平齐；
25.步骤s52：基于腐蚀工艺的各向同性，第一氧化层在氮化硅的两侧形成第二凹陷区。
26.优选地，在步骤s6中，采用800
‑
1100摄氏度的氧化工艺，在沟槽的侧壁，氧原子与硅原子反应生成所述第三氧化层；
27.所述第三氧化层的厚度为15
‑
80纳米。
28.优选地，mosfet的类型与第二多晶硅的掺杂类型相同。
29.优选地，上述步骤s7之后还包括：
30.步骤s8：在外延层中依次形成体区和源区；
31.所述体区在靠近沟槽底部的末端高于所述第二多晶硅在靠近沟槽底部的末端，两者在对应沟槽底部的末端相差0.1
‑
0.3微米。
32.与现有技术相比，本发明提供的降低米勒电容的mosfet制造方法具有以下有益效果：
33.1、采用本方法制造的mosfet，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第二氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的mosfet的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的mosfet的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。
34.2、用本方法制造的mosfet，第二多晶硅(多晶硅栅)侧面与外延层(漏端)之间的介质层为第三氧化层(栅氧化层)，但此处第三氧化层的纵向宽度只有0.1
‑
0.3微米，而在传统方法中此处栅氧化层的宽度通常为0.3
‑
0.9微米，众所周知，面积越小(宽度越小意味着此处寄生的电容面积越小)对应的电容值越小，因此本发明的mosfet的多晶硅栅侧面与漏端之间的寄生电容比传统方法小很多。
附图说明
35.为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普
通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
36.图1是本发明第一实施例提供的降低米勒电容的mosfet制造方法的流程图。
37.图2是本发明第一实施例提供的降低米勒电容的mosfet制造方法中步骤s4的流程图。
38.图3是本发明第一实施例提供的降低米勒电容的mosfet制造方法中步骤s5的流程图。
39.图4是在衬底表面生长外延层并形成沟槽的结构示意图。
40.图5是形成第一氧化层及氮化硅的结构示意图。
41.图6是在氮化硅上淀积第一多晶硅的结构示意图。
42.图7是腐蚀第一多晶硅后的结构示意图。
43.图8是氧化第一多晶硅形成第二氧化层的结构示意图。
44.图9是腐蚀氮化硅的结构示意图。
45.图10是腐蚀第一氧化层的结构示意图。
46.图11是生长第三氧化层的结构示意图。
47.图12是淀积第二多晶硅的结构示意图。
48.图13是去除部分第二多晶硅的结构示意图。
49.图14是形成体区和源区的结构示意图。
50.标号说明:
51.1、衬底；2、外延层；3、沟槽、4、第一氧化层；5、氮化硅；6、第一多晶硅；7、第二氧化层；8、第三氧化层；9、第二多晶硅；10、体区；11、源区。
具体实施方式
52.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
53.还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
54.还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
55.请参阅图1，本发明第一实施例公开了一种降低米勒电容的mosfet制造方法，该制造方法具体包括以下步骤：
56.步骤s1：在衬底1的表面生长外延层2，并在外延层2中形成沟槽3，并在沟槽3表面形成第一氧化层4。具体如图4
‑
5所示。
57.步骤s2：在第一氧化层4表面生成氮化硅5，并在氮化硅5上淀积第一多晶硅6，将沟槽3内的第一多晶硅6进行腐蚀，保留沟槽3底部的部分第一多晶硅6。具体如图5
‑
7所示。
58.步骤s3：氧化第一多晶硅6，生成第二氧化层7。具体如图8所示。
59.步骤s4：腐蚀氮化硅5，使得氮化硅5与第二氧化层7的高度平齐。具体如图9所示。
60.步骤s5：腐蚀第一氧化层4，使得第一氧化层4与氮化硅5的高度平齐。具体如图10所示。
61.步骤s6：在沟槽3侧壁生长第三氧化层8，第三氧化层8延伸至第一氧化层4一端。具体如图11所示。
62.步骤s7：在沟槽3内淀积第二多晶硅9，并腐蚀第二多晶硅9，使得第二多晶硅9的高度低于沟槽3的高度。具体如图12
‑
13所示。
63.可以理解，在步骤s1中，所述沟槽3的深度为1.0
‑
3.0微米。
64.可以理解，在步骤s2中，在第一氧化层4表面生长氮化硅5，然后淀积第一多晶硅6，以填充沟槽3，且第一多晶硅6为n型掺杂的多晶硅或p型掺杂的多晶硅或未掺杂的多晶硅。腐蚀第一多晶硅6，将沟槽3外的第一多晶硅6全部去除，同时，将沟槽3中的第一多晶硅6进一步腐蚀，以保留沟槽3底部的第一多晶硅6，该保留的第一多晶硅6在沟槽3的深度方向上的厚度为0.2
‑
0.5微米。
65.可以理解，在步骤s3中，采用800
‑
1100摄氏度的氧化工艺，将所述第一多晶硅6全部氧化生成第二氧化层7，第二氧化层7的纵向厚度为0.4～1.0微米，在本步骤中，除第一多晶硅6之外，其它区域因为氮化硅5的阻挡，在此步工艺过程中不会生长氧化层。需要注意的是，在步骤s3中，氧原子与第一多晶硅6的硅原子反应生成第二氧化层7的过程中，第二氧化层7的顶部平面逐渐上移。
66.可以理解，在步骤s4中，将第二氧化层7高度以上的氮化硅5去除，使得氮化硅5与第二氧化层7的高度平齐。
67.可以理解，在步骤s5中，将氮化硅5高度以上的第一氧化层4去除，使得第一氧化层4与氮化硅5的高度平齐，腐蚀第一氧化层4后，将沟槽3的部分侧壁露出。
68.可以理解，在步骤s6中，采用800
‑
1100摄氏度的氧化工艺，在沟槽3的侧壁，氧原子与硅原子反应生成所述第三氧化层8，且沟槽3的侧壁生成的第三氧化层8与第一氧化层4连接，并覆盖沟槽3的剩余表面，所述第三氧化层8的厚度为15
‑
80纳米。
69.可以理解，在步骤s7中，在沟槽3内淀积第二多晶硅9，以填充沟槽3内的空余区域，对淀积的第二多晶硅9向下腐蚀，使得第二多晶硅9的高度低于沟槽3的高度，具体地，第二多晶硅9的高度不高于外延层2上表面的高度。且mosfet的类型与第二多晶硅9的掺杂类型相同，例如：当mosfet为n型mosfet时，第二多晶硅9的掺杂类型为n型，或当mosfet为p型mosfet时，第二多晶硅9的掺杂类型为p型。获得的第二多晶硅9即为mosfet的多晶硅栅。
70.可以理解，获得的沟槽mosfet中，所述第一氧化层4的厚度为30
‑
300纳米，所述氮化硅5的厚度为30
‑
200纳米。
71.请继续参阅图1，上述步骤s7之后还包括：
72.步骤s8：在外延层中依次形成体区10和源区11。具体如图14所示。
73.在步骤s8中，所述体区10在靠近沟槽3底部的末端高于所述第二多晶硅9在靠近沟槽3底部的末端，两者在对应沟槽3底部的末端相差0.1
‑
0.3微米。
74.可以理解，在步骤s8之后，mosfet芯片的主体结构都已经完成，后续关于mosfet的接触孔、金属连线、钝化层和背面处理的工艺过程，属于常规做法，在此不做赘述。
75.可以理解，在步骤s8之后，在所述接触孔、金属连线、钝化层和背面处理的工艺过程中，所述第二多晶硅9连接至栅极端口，所述体区10和源区11连接至源极端口，所述衬底1
连接至漏极端口(也即衬底1和外延层2为mosfet的漏端)。
76.可选地，请参阅图2，作为一种实施例，步骤s4具体包括以下步骤：
77.步骤s41：采用过腐蚀的工艺方法，将第二氧化层7顶部的氮化硅5腐蚀，使得氮化硅5与第二氧化层7的高度平齐。
78.步骤s42：基于腐蚀工艺的各向同性，氮化硅5在第二氧化层7的两侧形成第一凹陷区。
79.对应地，请参阅图3，作为一种实施例，上述步骤s5具体包括：
80.步骤s51：采用过腐蚀的工艺方法，将氮化硅5顶部的第一氧化层4腐蚀，使得第一氧化层4与氮化硅5的高度平齐。
81.步骤s52：基于腐蚀工艺的各向同性，第一氧化层4在氮化硅5的两侧形成第二凹陷区。
82.可以理解，在步骤s41和步骤s51中，为保证被去除区域的氮化硅5和第一氧化层4被完全腐蚀掉，会设定10～30％的过腐蚀余量，加之腐蚀工艺的各向同性，因此会在第二氧化层7的两侧形成凹陷区域。
83.在腐蚀第一氧化层4的工艺过程中，第二氧化层7也同步被腐蚀掉一部分，导致第二氧化层7的纵向厚度减小。
84.与现有技术相比，本发明提供的降低米勒电容的mosfet制造方法具有以下有益效果：
85.1、采用本方法制造的mosfet，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第二氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的mosfet的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的mosfet的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。
86.2、用本方法制造的mosfet，第二多晶硅(多晶硅栅)侧面与外延层(漏端)之间的介质层为第三氧化层(栅氧化层)，但此处第三氧化层的纵向宽度只有0.1
‑
0.3微米，而在传统方法中此处栅氧化层的宽度通常为0.3
‑
0.9微米，众所周知，面积越小(宽度越小意味着此处寄生的电容面积越小)对应的电容值越小，因此本发明的mosfet的多晶硅栅侧面与漏端之间的寄生电容比传统方法小很多。
87.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。