像素电路及其制备方法、显示面板和显示装置与流程

1.本发明涉及显示技术领域，尤其涉及一种像素电路及其制备方法、显示面板和显示装置。


背景技术：

2.目前，有机电致发光二极管显示装置(organic light-emitting diode display，简称oled)由于具有自发光、响应速度快、功耗低等优点，因而得到了越来越广泛的应用。
3.在oled显示装置中，一般通过多个薄膜晶体管(thin film transistor，简称tft)来控制发光器件(即oled)的开关以及发光亮度。由于薄膜晶体管漏电流的存在，导致显示装置出现显示闪烁、分屏现象等不良，影响用户的观看体验。


技术实现要素：

4.本发明的实施例提供一种像素电路及其制备方法、显示面板和显示装置，用于减轻显示中的显示闪烁，改善分屏现象。
5.为达到上述目的，本发明的实施例采用如下技术方案：
6.第一方面，提供了一种像素电路，包括：发光器件；相耦接的驱动晶体管和数据写入晶体管，驱动晶体管被配置为根据接收到的数据信号，控制用于驱动所述发光器件发光的驱动电流；数据写入晶体管被配置为响应于接收到的扫描信号，向所述驱动晶体管写入所述数据信号；其中，所述数据写入晶体管包括第一有源层和相互耦接的多个栅极，所述多个栅极沿所述第一有源层的厚度方向位于所述第一有源层的同一侧，且与所述第一有源层相对设置。
7.在一些实施例中，所述第一有源层的形状为条形，所述多个栅极沿所述第一有源层的延伸方向分布，所述多个栅极中任意相邻的两个的连线方向与所述扫描信号的传输方向交叉。
8.在一些实施例中，所述数据写入晶体管还包括：第一导电图案；沿所述扫描信号的传输方向，所述第一导电图案位于所述第一有源层的一侧，所述多个栅极与所述第一导电图案均耦接。
9.在一些实施例中，所述第一有源层为具有一个第一拐角的弯折图案；沿所述第一有源层的延伸方向，所述多个栅极中，一部分栅极位于所述拐角一侧，其余栅极位于所述第一拐角的另一侧。
10.在一些实施例中，所述第一拐角为直角。
11.在一些实施例中，所述数据写入晶体管还包括：第二导电图案；沿所述扫描信号的传输方向，所述第一导电图案和所述第二导电图案分别位于所述第一有源层的两侧，所述多个栅极与所述第二导电图案均耦接。
12.在一些实施例中，所述第一有源层的形状为直条形。
13.在一些实施例中，所述数据写入晶体管中，所述第一导电图案包括第一连接部和
位于所述第一连接部所述多个栅极之间的多个第一连接条，一第一连接条与一栅极耦接，所述多个第一连接条均与所述第一连接部相接触；所述第二导电图案包括第二连接部和位于所述第二连接部与所述多个栅极之间的多个第二连接条，一第二连接条与一栅极耦接，所述多个第二连接条均与所述第二连接部相接触。
14.在一些实施例中，所述的像素电路还包括：补偿晶体管；所述驱动晶体管的第一极与所述数据写入晶体管耦接；所述驱动晶体管的第二极和栅极分别与所述补偿晶体管的第一极和第二极耦接；所述补偿晶体管的栅极与所述数据写入晶体管的所述多个栅极耦接；所述补偿晶体管包括：第二有源层和相互耦接的多个栅极，所述多个栅极沿所述第二有源层的厚度方向位于所述第二有源层的同一侧，且与所述第二有源层相对设置。
15.在一些实施例中，所述第一有源层为具有一个第一拐角的弯折图案；所述第二有源层为具有一个第二拐角的弯折图案；沿所述第二有源层的延伸方向，所述补偿晶体管的所述多个栅极中，一部分栅极位于所述第二拐角一侧，其余栅极位于所述第二拐角的另一侧；所述第一有源层和所述第二有源层的弯折方向相同。
16.在一些实施例中，所述的像素电路还包括：复位晶体管，与所述驱动晶体管耦接，被配置为响应于接收到的复位控制信号，向所述驱动晶体管写入初始化信号，其中，所述复位晶体管为双栅晶体管。
17.在一些实施例中，所述数据写入晶体管为双栅晶体管。
18.在一些实施例中，所述的像素电路还包括：发光控制晶体管，与所述驱动晶体管耦接，被配置为响应于发光控制信号，控制所述驱动电流施加到所述发光器件上的时长；所述发光控制信号为脉冲宽度调制信号。
19.在一些实施例中，所述发光控制信号包括交替排列的至少一个第一电平信号和至少一个第二电平信号，第一电平信号的电压值大于第二电平信号的电压值；沿所述数据信号的传输方向，写入一像素电路中的所述数据信号，与写入另一像素电路中的所述第一电平信号至少部分重叠。
20.第二方面，提供一种显示面板，包括第一方面任一实施例中所述的像素电路。
21.第三方面，提供一种显示装置，包括第二方面任一实施例中所述的显示面板。
22.第四方面，提供一种像素电路的制备方法，包括：在衬底上形成有源图案层，所述有源图案层包括数据写入晶体管的第一有源层；在所述衬底上形成栅极层，所述栅极层包括所述数据写入晶体管的多个栅极；其中，所述多个栅极相互耦接，沿所述第一有源层的厚度方向，所述多个栅极位于所述第一有源层的同一侧，且与所述第一有源层相对设置。
23.在本公开的实施例中，设置数据写入晶体管包括多个栅极，多个栅极相互耦接但互不接触，从而使得数据写入晶体管的第一极和第二极之间具有较大的距离，数据写入晶体管沟道长度较大，相应的，数据写入晶体管的关态电阻增大。从而在发光阶段，数据写入晶体管处于关态时，由于关态电阻的增大，流经沟道的漏电流也就越小，能够避免驱动电流经数据写入晶体管分流，减轻漏电流导致的显示闪烁，改善分屏现象，实现显示效果的提升。同时，数据写入晶体管作为像素驱动电路与数据线之间的开关晶体管，将数据写入晶体管设置为多栅晶体管，相当于在像素驱动电路与数据线之间设置了多个开关，能够在一定程度上降低像素驱动电路与数据线之间漏电导通的风险。
附图说明
24.为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1为本公开至少一个实施例提供的显示面板的结构图；
26.图2为本公开至少一个实施例提供的阵列基板的结构图；
27.图3为图2沿a-a’方向的剖视图；
28.图4为本公开至少一个实施例提供的衬底的结构图；
29.图5为本公开至少一个实施例提供的阵列基板的结构图；
30.图6为本公开至少一个实施例提供的像素电路的等效电路图；
31.图7为本公开至少一个实施例提供的一种有源图案层和第一栅导电图案层的结构图；
32.图8为图7中fd1的放大图；
33.图9为本公开至少一个实施例提供的像素驱动电路的时序图；
34.图10为相关技术中像素电路的等效电路图；
35.图11为本公开至少一个实施例提供的另一种有源图案层和第一栅导电图案层的结构图；
36.图12为图11中fd2的放大图；
37.图13为本公开至少一个实施例提供的像素电路的制备流程图；
38.图14为本公开至少一个实施例提供的像素电路的制备流程图；
39.图15a～图15g为本公开至少一个实施例提供的像素电路的制备工艺流程图。
具体实施方式
40.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有进行创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
41.在本发明的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
42.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例
或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
43.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
44.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0045]“多个”是指至少两个。
[0046]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0047]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0048]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0049]
本公开的一些实施例提供了一种显示装置，被配置为显示图像；例如，可以显示静态图像或动态图像等。
[0050]
示例性地，该显示装置可以是：显示器，电视，广告牌，具有显示功能的激光打印机、家电、大面积墙壁、信息查询设备(如电子政务、银行、医院、电力等部门的业务查询设备)，手机，个人数字助理(personal digital assistant，pda)，数码相机，便携式摄录机和导航仪等中的任一种；还可以是微显示器，或者包含微显示器的产品，例如近眼显示器或可穿戴设备等，具体地可以是ar/vr系统、智能眼镜、头戴式显示器(head mounted display，简称为hmd)和抬头显示器(head up display，简称为hud)。
[0051]
在本公开的一些实施例中，显示装置可以包括：触摸板(也可称为触摸屏、触摸结构或触摸层)，该触摸板用于感应触摸位置。参见图1，显示装置还可以包括显示面板10，显示面板10用于图像显示，可以根据触摸板感应到的触摸位置，控制显示装置上显示的图像，从而实现人机交互。
[0052]
示例性地，显示面板10可以是oled(organic light emitting diode，有机发光二极管)面板、qled(quantum dot light emitting diodes，量子点发光二极管)面板、微led(包括：mini led或micro led)面板等。
[0053]
示例性地，继续参见图1，该显示面板10具有显示区(active area，简称aa区)和周
边区s。其中，周边区s位于显示区aa的至少一侧。例如，周边区s可以围绕显示区aa一圈设置。示例性地，显示面板10可以包括多个子像素p，多个子像素p位于aa区。多个子像素p可以呈阵列排布。例如，沿x方向排列成一排的子像素p称为同一子像素p，沿y方向排列成一排的子像素p称为同一列子像素p，显示区aa中设置有多行和多列子像素p。多个子像素p可以包括第一颜色子像素、第二颜色子像素和第三颜色子像素。例如，第一颜色、第二颜色和第三颜色可以为三基色；又例如，第一颜色、第二颜色和第三颜色分别为红色、绿色和蓝色。
[0054]
示例性地，参见图1，显示面板10包括阵列基板20和待驱动件，待驱动件设置于阵列基板20上。以待驱动件为发光器件l为例，阵列基板20可以用于驱动发光器件l进行发光。示例性地，发光器件l可以采用发光二极管(light emitting diode，led)、oled或量子点发光二极管(quantum dot light emitting diodes，qled)等。
[0055]
示例性地，发光器件l可以包括阴极和阳极，以及位于阴极和阳极之间的发光功能层。其中，发光功能层例如可以包括发光功能层(emission layer，eml)、位于发光功能层和阳极之间的空穴传输层(hole transporting layer，htl)、以及位于发光功能层和阴极之间的电子传输层(election transporting layer，etl)。当然，根据需要，在一些实施例中，还可以在空穴传输层和阳极之间设置空穴注入层(hole injection layer，hil)，以及在电子传输层和阴极之间设置电子注入层(election injection layer，eil)。
[0056]
示例性地，发光器件l的阳极例如可由具有高功函数的透明导电材料形成，其电极材料可以包括氧化铟锡(ito)、氧化铟锌(izo)、氧化铟镓(igo)、氧化镓锌(gzo)、氧化锌(zno)、氧化铟(in2o3)、氧化铝锌(azo)和碳纳米管等；阴极例如可由高导电性和低功函数的材料形成，其电极材料可以包括镁铝合金(mgal)和锂铝合金(lial)等合金或者镁(mg)、铝(al)、锂(li)和银(ag)等金属单质。发光层的材料可以根据其发射光颜色的不同进行选择。例如，发光功能层的材料包括荧光发光材料或磷光发光材料。在本公开至少一个实施例中，发光功能层可以采用掺杂体系，即在主体发光材料中混入掺杂材料来得到可用的发光材料。示例性地，主体发光材料可以采用金属化合物材料、蒽的衍生物、芳香族二胺类化合物、三苯胺化合物、芳香族三胺类化合物、联苯二胺衍生物和三芳胺聚合物等。
[0057]
示例性地，参见图1、图2和图3，阵列基板20包括衬底200，以及设置在衬底200上的有源图案层210、第一绝缘层220、第一栅导电图案层230、第二绝缘层240、第二栅导电图案层250、第三绝缘层260、源漏导电图案层270以及第四绝缘层280。其中，图案层是指通过一次构图工艺形成的膜层。构图工艺是指能够形成至少一个具有一定形状的图案的工艺。例如，在衬底200上通过沉积、涂覆、溅射等多种成膜工艺中的任一种形成薄膜，然后将该薄膜图案化以形成包含至少一个图案的膜层，称之为图案层。图案化的步骤包括：涂覆光刻胶、曝光、显影、刻蚀和剥离光刻胶等。本公开的实施例中，将属于同一图案层的多个图案的位置关系称为同层设置。
[0058]
示例性地，衬底200可以是刚性基板，例如可以为玻璃基板或pmma(polymethyl methacrylate，聚甲基丙烯酸甲酯)基板等。又示例地，衬底200可以是柔性基板，例如可以为pet(polyethylene terephthalate，聚对苯二甲酸乙二醇酯)基板、pen(polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)基板或pi(polyimide，聚酰亚胺)基板等。参见图4，衬底200还可以包括基板pi和在基板pi上形成的至少一个膜层，例如，屏障层(barrier)、缓冲层(buffer)等。示例性地，继续参见图4，衬底
200可以包括多个(例如两个)层叠设置的衬底单元，相邻两个单元之间可以设置非晶硅层，用于增加相邻两个衬底单元之间的粘附力。每个衬底单元可以包括：衬底基板pi和设置在衬底基板pi上的屏障层。
[0059]
示例性地，参见图2和图3，有源图案层210的材料可以采用多晶硅，例如p-si。第一绝缘层220、第二绝缘层240、第三绝缘层260以及第四绝缘层280的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅等。第一栅导电图案层230、第二栅导电图案层250以及第一源漏导电图案层270的材料可以采用金属，例如铝(al)、银(ag)、镁(mg)、钼(mo)、钛(ti)和铜(cu)等金属中的至少一种。
[0060]
示例性地，继续参见图2和图3，第一栅导电图案层230包括至少一条(例如多条)用于传输信号的信号线，以及至少一个(例如多个)
[0061]
第一栅极图案gp1。例如，第一栅导电图案层230包括多条栅线gl、多条复位信号线rst、多条发光控制信号线em以及多个第一栅极图案gp1。其中，栅线gl被配置为传输扫描信号，复位信号线rst被配置为传输复位控制信号，发光控制信号线em被配置为传输发光控制信号。
[0062]
第二栅导电图案层250包括至少一条(例如多条)用于传输信号的信号线，以及至少一个(例如多个)第二栅极图案gp2。例如，第二栅导电图案层250包括多条初始化信号线init以及多个第二栅极图案gp2。其中，初始化信号线init被配置为传输初始化信号，每个第二栅极图案gp2与一个第一栅极图案gp1相对设置。
[0063]
源漏导电图案层270包括至少一条(例如多条)用于传输信号的信号线，以及至少一个(例如多个)耦接部。例如，源漏导电图案层270包括多条数据线dl、多条第一电源电压线vdd和多个耦接部。其中，数据线dl被配置为向待驱动件(例如可以是发光器件)提供数据信号(数据电流或数据电压)，以驱动发光器件工作，第一电源电压线vdd可以用来传输第一电源电压信号，耦接部用于实现不同位置处的结构间的电连接，耦接部的具体设置方式会在后续的实施例中进行说明。
[0064]
示例性地，参见图5，阵列基板20包括设置于显示区aa的多个像素电路290，还可以包括设置在周边区s的至少一个(例如两个)时序控制器、至少一个(例如两个)扫描驱动器、至少一个(例如两个)发光驱动器和至少一个(例如一个)数据驱动器。其中，每个扫描驱动器、每个发光驱动器和数据驱动器均与一个时序控制器耦接。每个扫描驱动器与多条栅线gl耦接，扫描驱动器被配置为在来自时序控制器的信号的控制下，向栅线gl逐行输出扫描信号。每个发光驱动器与多条发光控制信号线em耦接，发光驱动器被配置为在来自时序控制器的信号的控制下，向发光控制信号线em逐行输出发光控制信号。多条数据线dl均与数据驱动器耦接，数据驱动器用于在来自时序控制器的信号的控制下，向数据线dl依次输出数据信号。
[0065]
示例性地，参见图5，扫描驱动器、发光驱动器、数据驱动器以及时序控制器的个数可以根据显示面板的分辨率进行设置，本公开对此不作过多限制。例如，时序驱动器的个数可以有两个，相应的，扫描驱动器的个数也可以有两个，两个扫描驱动器的位置相对，分别位于显示区aa的两侧，且同步输出扫描信号。相应的，发光驱动器的个数也可以为两个，分别位于显示区aa的两侧，这两个发光驱动器同步输出发光控制信号。即显示面板的驱动方式可以为双边驱动，该设置能够降低信号线上所传输信号的衰减程度，避免显示画面出现
亮度不均的问题。
[0066]
示例性地，参见图6，至少一个(例如每个)子像素包括一个像素电路290，至少一个(例如每个)像素电路290包括一个像素驱动电路291和一个发光器件l。其中，每个像素驱动电路291与一个发光器件l耦接，像素驱动电路291被配置为驱动发光器件l发光。
[0067]
像素驱动电路291的具体结构可以根据实际情况进行设计，本公开对此不作过多限制。示例性地，像素驱动电路291可以由薄膜晶体管(thin film transistor，简称tft)、存储电容器(capacitance，简称c)等电子器件组成。例如，像素驱动电路291可以包括两个薄膜晶体管(一个开关晶体管和一个驱动晶体管)和一个存储电容器，构成2t1c结构；当然，像素驱动电路291还可以包括两个以上的薄膜晶体管(多个开关晶体管和一个驱动晶体管)和至少一个电容器，例如参考图6，像素驱动电路291可以包括一个存储电容器c和七个晶体管(六个开关晶体管以及一个驱动晶体管)，构成7t1c结构。
[0068]
示例性地，对像素驱动电路291中的晶体管类型不做过多限制。例如，像素驱动电路291中的晶体管可以均为n型金属-氧化物-半导体(negative channel metal oxide semiconductor，简称nmos)晶体管，也可以均为p型金属-氧化物-半导体(positive channel metal oxide semiconductor，简称pmos)晶体管等。
[0069]
示例性地，参见图5和图6，多个像素驱动电路291呈阵列排布。同一列的多个像素驱动电路291可以与一条数据线dl耦接，同一行的多个像素驱动电路291可以与同一条栅线gl、同一条发光控制信号线em以及至少一条(例如一条或两条)复位信号线rst耦接。例如，同一行的多个像素驱动电路291可以与同一条复位信号线rst耦接；又例如，参见图5,除第一行的各个像素驱动电路291之外，与一行中各个像素驱动电路291耦接的复位信号线rst，和与下一行中各个像素驱动电路291耦接的复位信号线rst共用，第一行的各个像素驱动电路291与起始复位信号线rst0耦接。
[0070]
为了表述的简便，以下以像素驱动电路291的结构为图6所示的7t1c结构、像素驱动电路291中的晶体管均为pmos管为例，对本公开的方案进行解释说明。
[0071]
示例性地，参见图6，像素驱动电路291包括相互耦接的数据写入晶体管t1、补偿晶体管t2、驱动晶体管t3、复位晶体管t4、发光控制晶体管t5和t6以及阳极复位晶体管t7。其中，数据写入晶体管t1被配置为响应于接收到的扫描信号，向驱动晶体管t3写入数据信号；补偿晶体管t2用于对驱动晶体管t3的阈值电压进行补偿；驱动晶体管t3被配置为根据接收到的数据信号，控制用于驱动发光器件l发光的驱动电流大小发光亮度；复位晶体管t4被配置为响应于接收到的复位控制信号，向驱动晶体管t3中写入初始化信号；发光控制晶体管t5和t6被配置为响应于接收到的发光控制信号导通，形成第一电源电压端vdd与第二电源电压端vss之间的电流通路，同时，在发光控制信号的控制下，控制流经电流通路的驱动电流施加到发光器件l上的时长；阳极复位晶体管t7复位晶体管t7被配置为响应于接收到的复位控制信号，对发光器件l的阳极进行复位。
[0072]
示例性地，参见图7，至少一个(例如每个)像素驱动电路包括有源图案211，显示面板中多个像素驱动电路291的有源图案211构成显示面板的有源图案层。至少一个(例如每个)晶体管包括有源层，像素驱动电路中多个晶体管的有源层构成像素驱动电路的有源图案211。除有源层外，每个晶体管还包括栅极、第一极和第二极。其中，第一栅导电图案层230中的各条信号线和各个第一栅极图案gp1中，与一个晶体管的有源层相对的部分，即为该晶
体管的栅极，与栅极正对的有源层中的部分为沟道，第一极(例如为有源层中的源极区)和第二极(例如为有源层中的漏极区)能够在栅极的控制下通过沟道实现导通。
[0073]
示例性地，参见图2、图6和图7，数据写入晶体管t1包括第一有源层p1，补偿晶体管t2包括第二有源层p2，驱动晶体管t3包括第三有源层p3，复位晶体管t4包括第四有源层p4，发光控制晶体管t5包括第五有源层p5，发光控制晶体管t6包括第六有源层p6，阳极复位晶体管t7包括第七有源层p7。数据写入晶体管t1还包括栅极g1、第一极s1和第二极d1，与数据写入晶体管t1类似的，补偿晶体管t2～阳极复位晶体管t7均分别包括栅极、第一极和第二极。具体的，数据写入晶体管t1的栅极g1为栅线gl中与第一有源层p1相对应的部分，补偿晶体管t2的栅极g2为栅线gl中与第二有源层p2相对应的部分，驱动晶体管t3的栅极g3为第一栅极图案gp1中与第三有源层p3相对应的部分，复位晶体管t4的栅极g4为复位信号线rst中与第四有源层p4相对应的部分，发光控制晶体管t5的栅极g5和发光控制晶体管t6的栅极g6分别为发光控制信号线em中与第五有源层p5和第六有源层p6相对应的部分，阳极复位晶体管t7的栅极g7为复位信号线rst中与第七有源层p7相对应的部分。
[0074]
具体的，参见图2、图6和图7，源漏导电图案层270中的多个耦接部包括至少一个(例如多个)第一耦接部271、至少一个(例如多个)第二耦接部272和至少一个(例如多个)第三耦接部273。在每个向世俗驱动电路中，数据写入晶体管t1的栅极g1与补偿晶体管t2的栅极g2耦接，数据写入晶体管t1的第一极s1可以通过过孔h1与数据线dl耦接，数据写入晶体管t1的第二极d1与驱动晶体管t3的第一极s3耦接；补偿晶体管t2的第一极s2与驱动晶体管t3的第二极d3耦接，补偿晶体管t2的第二极d2通过过孔h2与第一耦接部271耦接，第一耦接部271通过过孔h3与驱动晶体管t3的栅极g3耦接；复位晶体管t4的第一极s4与补偿晶体管t2的第二极d2耦接，复位晶体管t4的第二极d4通过过孔h4与第二耦接部272耦接，第二耦接部272通过过孔h5与初始化信号线iint耦接；发光控制晶体管t5的栅极g5和发光控制晶体管t6的栅极g6耦接，发光控制晶体管t5的第一极s5通过过孔h6与第一电源电压线vdd耦接，构成像素驱动线电路的第一电源电压端vdd，发光控制晶体管t5的第二极d5与驱动晶体管t3的第一极s3耦接；发光控制晶体管t6的第一极s6与驱动晶体管t3的第二极d3耦接，发光控制晶体管t6的第二极d6通过过孔h7与第三耦接部273耦接，并最终与发光器件l的阳极耦接，阳极复位晶体管t7的第一极s7与发光控制晶体管t6的第二极d6耦接，阳极复位晶体管t7的第二极d7通过过孔h4与第二耦接部272耦接，第二耦接部272通过过孔h5与初始化信号线iint耦接。第二栅导电图案gp2通过过孔h8与第一电源电压线vdd耦接，第一栅导电图案gp1和第二栅导电图案gp2共同构成存储电容器c。示例性地，发光器件l的一极(例如阳极)与像素驱动电路耦接，发光器件l的另一极(例如阴极)与第二电源电压端vss耦接，该第二电源电压端vss可以被配置为传输直流电压，例如直流低电压。
[0075]
示例性地，参见图2、图6和图9，首先，在复位阶段，复位晶体管t4和阳极复位晶体管t7响应于复位控制信号导通，初始化信号通过复位晶体管t4和阳极复位晶体管t7，分别传输至驱动晶体管t3的栅极g3和发光器件l的阳极，达到对驱动晶体管t3的栅极g3和发光器件l的阳极进行复位的目的。其次，在数据写入阶段，补偿晶体管t2响应于扫描信号导通，驱动晶体管t3的栅极g3与第二极d3耦接，该驱动晶体管t3呈二极管导通状态，同时，数据写入晶体管t1响应于扫描信号导通，数据信号通过数据写入晶体管t1写入至驱动晶体管t3的第一极d3，并将由数据信号和驱动晶体管t3的阈值电压得到的补偿信号施加到驱动晶体管
t3的栅极g3，同时向存储电容器c充电。之后，在发光阶段，发光控制晶体管t5和t6响应于发光控制信号导通，第一电源电压端vdd与第二电源电压端vss之间的电流通路导通，基于驱动晶体管t3的栅极电压与第一电源电压信号(第一电源电压端vdd接收的来自第一电源电压线vdd的信号)之间的电压差产生的驱动电流通过上述电流通路传输至发光器件l，以驱动发光器件l进行发光，在该阶段中，存储电容器c向驱动晶体管t3持续供电。
[0076]
在制备驱动背板中的各个膜层(例如前述的有源图案层210、第一绝缘层220、第一栅导电图案层230等)时，受到现有工艺水平的限制，膜层的制备工艺过程中的部分工艺参数(例如膜层制备温度、膜层沉积压力等)存在不可避免的波动，造成所制备的膜层的特性发生改变，影响成膜质量，而成膜质量会影响膜层中的杂质、弱连接键和悬挂键等缺陷，导致陷阱辅助隧穿和带间隧穿容易发生，使得晶体管的阈值电压发生正向偏移，晶体管的漏电流增大。具体的，对pmos管而言，正向偏移是指阈值电压的数值增大，阈值电压的绝对值更接近0v。对nmos管而言，工艺参数的波动同样会导致nmos管的阈值电压的数值增大，阈值电压的绝对值更远离0v。
[0077]
为了避免因电流变化造成显示图像的色调变化，并且基于容易保持调光和亮度之间的关系的相关性的原因，一般使用通过脉冲宽度调制(pulse width modulation，简称pwm)进行的电流脉冲调光方法(可以称为pwm调光方法)进行显示调光，使得发光控制信号按照一定频率和占空比进行高、低电平切换，通过控制占空比调整发光器件的发光亮度，改变显示画面的整体亮度，使得显示画面的整体亮度较为稳定。
[0078]
示例性地，参见图9，发光控制信号为脉冲宽度调制信号(下文中称为pwm信号)，pwm信号包括交替排列的至少一个(例如多个)第一电平信号s1和至少一个(例如多个)第二电平信号s2，第一电平信号s1的电压值大于第二电平信号s2的电压值。在第一电平信号s1的控制下，发光器件不发光；在第二电平信号s2的控制下，发光器件发光。在发光阶段，需要设置较高的第一电平信号s1和第二电平信号s2切换频率，相应的，发光器件的亮暗切换频率较高，从而在维持稳定出光的前提下，避免发光器件的亮暗切换被用户感知到，降低用户的使用体验。
[0079]
数据信号通过数据线进行传输，因此，数据线的延伸方向即为数据信号的传输方向。示例性地，继续参见图9，沿数据信号的传输方向，写入一像素电路中的数据信号，与写入另一像素电路中的第一电平信号s1至少部分重叠。即一行子像素的数据写入阶段，与另一行子像素的发光阶段至少部分重叠，且发光阶段与数据写入阶段相重叠的时段中，所传输的发光控制信号为第一电平信号s1。具体的，对符合前述限定的两子像素行在显示面板中的具体位置设置不做过多限制，两子像素行可以沿数据线延伸方向紧邻，也可以还间隔有其他子像素行。
[0080]
示例性地，参见图9和图10，显示面板包括第一像素电路和第二像素电路，第一像素电路和第二像素电路均与同一条数据线dl耦接，第一像素电路位于第m子像素行中，第二像素电路位于第m+2子像素行中。在显示过程中，由于设定的时序，各行子像素是逐行开启的，当第m行子像素显示第n+1帧时，第m+2行子像素仍在进行第n帧的显示，且当第m行子像素处于数据写入阶段时，第m+2行子像素处于发光阶段，且此时输入第m+2行子像素的发光控制信号为第一电平信号s1。即写入第一像素电路的数据信号，与写入第二像素电路的第一电平信号s1部分重叠。以第一像素电路中写入的数据信号为高电平信号、第一像素电路
中的发光器件不发光、相应子像素显示黑画面为例进行说明。
[0081]
图10为第二像素电路的等效电路图，图中的各晶体管均为pmos管，由于第一像素电路和第二像素电路均与同一条数据线dl耦接。因此当第一像素电路中的数据信号为高电平信号时，第二像素电路中数据写入晶体管t2’的源极也被输入高电平信号，发光控制晶体管t5’和t6’均处于关态。此时由于制备工艺参数的波动，各晶体管的阈值电压不可避免的正偏，关态漏电流增大，数据写入晶体管t1’、补偿晶体管t2’以及驱动晶体管t3’无法完全关闭，驱动晶体管t3’的栅极与数据线dl之间导通，导致驱动晶体管t3’的栅极电压(也即n1节点的电压)被数据信号较大幅度地上拉，使得后续发光控制晶体管t5’和t6’均处于开态、第一电源电压端vdd与第二电源电压端vss导通(即此时写入第二子像素中的发光控制信号为第二电平信号s2)时，流经电流通路的驱动电流减小，发光器件l的发光亮度降低，宏观上表现为分屏现象，对显示品质产生不良影响。同时，由于数据写入晶体管t1’的漏电流ia较大，使得流经电流通路的驱动电流is会经数据写入晶体管t1’分流，传输至发光器件的电流为ib，is＝ia+ib，即传输至发光器件l的电流ib相较于驱动电流is减小，导致发光器件l的发光亮度闪烁，对显示效果造成不良影响。
[0082]
本公开的一些实施例提供了一种像素电路290，在该像素电路290中，除第一有源层p1外，数据写入晶体管t1还包括相互耦接的多个栅极g1，多个栅极g1沿第一有源层p1的厚度方向位于第一有源层p1的同一侧，且与第一有源层p1相对设置。即数据写入晶体管t1为多栅晶体管(也可以称为多栅金属氧化物半导体场效应晶体管、多栅场效应晶体管或者多栅极晶体管等)，包括多个栅极g1，多个栅极g1可以均位于第一有源层p1远离衬底200的一侧且同层设置，沿多个栅极g1的排布方向(也即第一有源层p1的延伸方向)，任意相邻的两个栅极g1之间存在间隙，同时，多个栅极g1均与补偿晶体管t2的栅极g2相耦接，且多个栅极g1中的任意两个栅极g1相耦接。数据写入晶体管t1中的栅极g1的数目不少于两个，对数据写入晶体管t1中的栅极g1的具体数目不作过多限制。例如，数据写入晶体管t1可以包括两个栅极g1(即为双栅晶体管)，也可以包括三个栅极g1或者更多栅极g1。
[0083]
为了表述简便，下文以数据写入晶体管t1为包括两个栅极g1的双栅晶体管为例，对本公开的方案进行解释说明，可以理解的是，本公开任一实施例中所记载的方案，均可以应用至包括更多栅极的晶体管中，且同样能够达到相应的效果。
[0084]
晶体管的导电能力可以用沟道的导电能力进行衡量，具体的，晶体管的沟道可以等效为一个在栅极所施加电压控制下的可调电阻，当该晶体管处于关态时，晶体管的电阻(也即沟道电阻)为关态电阻。关态电阻与沟道长有关，沟道长越大，关态电阻也越大。
[0085]
在本公开的实施例中，数据写入晶体管t1包括多个(例如两个)栅极g1，且沿第一有源层p1的延伸方向，任意相邻的两个栅极g1之间存在间隙，从而使得第一极s1和第二极d1之间具有较大的距离，也即沟道长l较大，相应的，数据写入晶体管t1的关态电阻增大。从而在发光阶段，数据写入晶体管t1处于关态时，由于关态电阻的增大，流经沟道的漏电流也就越小，能够避免驱动电流经数据写入晶体管t1分流，消除短期残像，实现显示效果的提升。同时，数据写入晶体管t1作为像素驱动电路291与数据线dl之间的开关晶体管，将数据写入晶体管t1设置为多栅晶体管，相当于在像素驱动电路291与数据线dl之间设置了多个开关，能够在一定程度上降低像素驱动电路291与数据线dl之间漏电导通的风险。
[0086]
示例性地，参见图7，第一有源层p1的形状为条形，多个栅极g1沿第一有源层p1的
延伸方向分布，多个栅极g1中任意相邻的两个的连线方向与扫描信号的传输方向交叉。对第一有源层p1的延伸方向不作过多限制，例如，参见图7和图8，第一有源层p1可以为包括至少一个(例如一个或多个)拐角的弯折图案，位于一个拐角两侧的第一有源层p1部分的延伸方向相交叉。又例如，参见图11和图12，第一有源层p1的形状可以为直条形，即第一有源层p1中不同位置处的各部分的延伸方向均相同。具体的，扫描信号的传输方向为显示面板中各条栅线gl的延伸方向，对与同一条栅线gl耦接的多个像素电路290而言，其扫描信号的传输方向相同，均为与其耦接一条栅线gl位于显示区中的部分的延伸方向。多个栅极g1中任意相邻的两个栅极g1的连线方向为两个栅极g1中相同位置之间的连线的延伸方向，该连线方向(延伸方向)与扫描信号的传输方向不平行。具体的，对该结构中第一有源层p1以及多个栅极g1的具体设置方式不作过多限制，只要最终形成的结构满足上述限定，即可实现减小数据写入晶体管t1漏电流、提升显示效果的目的。
[0087]
示例性地，参见图7和图8，数据写入晶体管t1包括多个(例如两个)栅极g1，分别为第一栅极g11和第二栅极g12。数据写入晶体管t1还包括：第一导电图案ep1，其中，沿扫描信号的传输方向，第一导电图案ep1位于第一有源层p1的一侧，多个栅极g1(例如第一栅极g11和第二栅极g12)均与第一导电图案ep1耦接。具体的，沿扫描信号的传输方向，第一导电图案ep1可以位于第一有源层p1靠近驱动晶体管t3的一侧，或者位于第一有源层p1远离驱动晶体管t3的一侧。第一导电图案ep1的形状可以有多种设置方式，例如，第一导电图案ep1的形状可以为矩形、t形、正方形等。按照该方式进行设置时，多个栅极g1分为第一类栅极和第二类栅极，沿扫描信号的传输方向，第一类栅极的两端均与栅线gl耦接，第二类栅极仅有一端与栅线gl耦接。例如，图7所示，沿扫描信号的传输方向，第一导电图案ep1位于第一有源层p1远离驱动晶体管t3的一侧，第一栅极g11为第一类栅极，第二栅极g12为第二类栅极。当第二栅极g12损坏或失效时，数据写入晶体管t1仍可以在第一栅极g11的控制下导通，向驱动晶体管t3和存储电容器c中写入数据信号以点亮发光器件l，能够在一定程度上提升像素电路290的连接可靠性，降低显示装置的失效风险。
[0088]
示例性地，参见图7和图8，第一有源层p1为具有一个第一拐角cn1的弯折图案，沿第一有源层p1的延伸方向，多个栅极g1中，一部分栅极g1位于第一拐角cn1一侧，其余栅极g1位于第一拐角cn1的另一侧。具体的，第一栅极g11位于拐角靠近驱动晶体管t3的一侧，第二栅极g12位于第一拐角cn1远离驱动晶体管t3的一侧。对第一拐角cn1的角度不作过多限制，第一拐角可以为直角、锐角或者钝角，此时，第一导电图案ep1的形状可以为t形或l形。该设置对第一有源层p1和栅线gl的形状的改动程度较小，相应的实现该形状的工艺制备过程的变动程度也较小，从而有利于生产成本的控制，便于实现量产。此外，像素驱动电路的尺寸的变动也较小，在减小数据写入晶体管t1漏电流、提升像素电路的连接可靠性的同时，有利于提高阵列基板(或者显示装置)的集成度。
[0089]
示例性地，参见图7和图8，补偿晶体管t2中的第二有源层p2为具有一个第二拐角cn2的弯折图案，其中，沿第二有源层p2的延伸方向，补偿晶体管t2的多个栅极g2中，一部分栅极g2位于第二拐角cn2一侧，其余栅极g2位于第二拐角cn2的另一侧，第一有源层p1和第二有源层p2的弯折方向相同。例如，参见图7和图8，沿第一有源层p1的延伸方向，第一有源层p1包括设置在第一拐角cn1一侧的第一部分p11和设置在第一拐角cn1另一侧的第二部分p12，沿扫描信号的传输方向，第二部分p12位于第一部分p11远离复位晶体管t4的一侧，第
二部分p12的延伸方向可由第一部分p11的延伸方向顺时针旋转得到。同理，沿第二有源层p2的延伸方向，第二有源层p2包括设置在第二拐角cn2一侧的第一部分p21和设置在第二拐角cn2另一侧的第二部分p22，沿扫描信号的传输方向，第二部分p22位于第一部分p21靠近复位晶体管t4的一侧，第二部分p22的延伸方向可由第一部分p21的延伸方向顺时针旋转得到。复位晶体管t4的第四有源层与数据写入晶体管t1的第二有源层p2不相接触，因此设置第一有源层p1和第二有源层p2的弯折方向相同，即设置第二有源层p2的第二部分p22位于第一部分p21远离复位晶体管t4的一侧，且向远离复位晶体管t4的一侧延伸，使得第一有源层p1和第二有源层p2形状设置更合理，能降低制备得到前述结构时的工艺难度和精度要求，有利于生产成本的控制。
[0090]
示例性地，参见图11和图12，数据写入晶体管t1还包括第二导电图案ep2。其中，沿扫描信号的传输方向，第一导电图案ep1和第二导电图案ep2分别位于第一有源层p1的两侧，多个栅极g1与第二导电图案ep2均耦接。例如，第二导电图案ep2位于第一有源层p1靠近驱动晶体管t3的一侧，第一导电图案ep1位于第一有源层p1远离驱动晶体管t3的一侧，第一栅极g11和第二栅极g12与第一导电图案ep1耦接，同时第一栅极g11和第二栅极g12与第二导电图案ep2也耦接，即第一栅极g11和第二栅极g12均为第一类栅极。在此情况下，无论第一栅极g11或第二栅极g12中的哪一者失效，数据写入晶体管t1仍可以在另一者的控制下导通，向驱动晶体管t3和存储电容器c中写入数据信号以点亮发光器件l，从而进一步提升像素电路的连接可靠性，降低显示装置的失效风险。
[0091]
示例性地，参见图11和图12，第一有源层p1的形状为直条形。第一有源层p1的结构设计较为简单，相应的，制备得到第一有源层p1的制备工艺的难度较低。同时，将第一有源层p1的形状设置为直条形，有利于优化像素驱动电路的结构以得到更小尺寸的像素驱动电路，从而有利于实现显示装置集成度的提升。
[0092]
示例性地，继续参见图11和图12，数据写入晶体管t1中，第一导电图案ep1包括第一连接部lp1和位于第一连接部lp1与多个栅极g1之间的多个第一连接条lb1，至少一个(例如每个)第一连接条lb1与一个栅极g1耦接，多个第一连接条lb1均与第一连接部lp1相接触。第二导电图案ep2包括第二连接部lp2和位于第二连接部lp2与数据写入晶体管t1的多个栅极g1之间的多个第二连接条lb2，至少一个(例如每个)第二连接条lb2与一个栅极g1耦接，多个第二连接条lb2均与第二连接部lp2相接触。具体的，第一栅极g11和第二栅极g12通过与其分别耦接的第一连接条lb1连接至第一连接部lp1，通过与其分别耦接的第二连接条lb2连接至第二连接部lp2，并通过上述结构设置实现与栅线gl的耦接。第一连接条lb1的延伸方向与第二连接条lb2的延伸方向可以相互平行或者相交叉，多个第一连接条lb1的延伸方向可以相互平行或者相交叉，多个第二连接条lb2的延伸方向也可以相互平行或者相交叉，对此不作过多限制。第一导电图案ep1、第二导电图案ep2、第一栅极g11和第二栅极g12均位于第一栅导电图案层中，可以通过一次构图工艺制得，由于显示装置的集成度较高，像素驱动电路291中晶体管的尺寸微小，若第一连接部lp1和第二连接部lp2与第一栅极g11和第二栅极g12之间不存在间隙，即第一导电图案ep1和第二导电图案ep2不包括第一连接条lb1和第二连接条lb2，沿扫描信号的传输方向紧挨第一栅极g11和第二栅极g12设置，那么制备第一导电图案ep1、第二导电图案ep2与第一栅极g11和第二栅极g12的工艺精度要求将非常高，难以控制生产成本，同时制备得到的第一栅极g11和第二栅极g12可能相互接触，使
得晶体管实质上仅包括一个栅极g1，无法对显示装置的失效风险进行调控。由上可见，本公开中设置第一连接部lp1和第二连接部lp2与第一栅极g11和第二栅极g12之间存在间隙，通过第一连接条lb1和第二连接条lb2实现上述结构间的相应连接，能够在一定程度上改善前述的各项问题。
[0093]
示例性地，参见图6、图7和图11，补偿晶体管t2包括相互耦接的多个栅极g2，多个栅极g2沿第二有源层p2的厚度方向位于第二有源层p2的同一侧，且与第二有源层p2相对设置。即补偿晶体管t2也为多栅晶体管，补偿晶体管t2中的多个栅极g2的设置方式与数据写入晶体管t1中的多个栅极g1的设置方式类似，在此不再赘述。同样的，对补偿晶体管t2中的栅极g2的具体数目不作过多限制。例如，补偿晶体管t2为双栅晶体管。设置补偿晶体管t2为多栅晶体管，同样能够减小补偿晶体管t2的漏电流，从而能够避免在发光阶段因补偿晶体管t2漏电流较大、n1节点电位上拉所导致的显示闪烁。
[0094]
参见图10，相关技术中，复位晶体管t4’为仅包括单个栅极的晶体管，当复位晶体管t4’处于关态时，漏电流较大。在发光阶段，复位晶体管t4’漏电致使n1节点与初始化信号线init之间导通，n1节点电位被大幅下拉，驱动晶体管t3’的栅极电压与第一电源电压信号的之间的电压差增大，流经电流通路的电流也增大，增大的电流传输至发光器件l，会使发光器件l的发光亮度增大，导致显示画面亮点高发，影响显示品质。因此，示例性地，参见图7和图11，可以设置复位晶体管t4为多栅晶体管，例如，双栅晶体管，从而减小复位晶体管t4处于关态时的漏电流，从而降低显示画面出现特性亮点的风险，提升显示品质。
[0095]
本公开的另一些实施例提供了一种像素电路的制备方法，可用于制备如前文任一实施例中所记载的像素电路，每个像素电路包括相耦接的像素驱动电路和发光器件(图中未示出)。参见图13，该像素电路的制备方法包括：
[0096]
s101、在衬底上形成有源图案层。
[0097]
示例性地，参见图15a，可采用薄膜沉积工艺，在衬底300上沉积半导体材料层(图中未示出)，再通过一次构图工艺，对半导体材料层进行图案化，得到像素电路的有源图案层310，其中，半导体材料层的材料可以为低温多晶硅。薄膜沉积工艺可包括化学气相沉积法(chemical vapor deposition，简称cvd)或等离子体增强化学的气相沉积法(plasma enhanced chemical vapor deposition，简称pecvd)或磁控溅射(sputter)等。
[0098]
构图工艺可以为光刻(photoresist，简称pr)工艺，包括pr涂布、pr显影和pr剥离三个阶段。其中，pr涂布是在阵列基板上待图案化的膜层的表面涂覆一层pr胶；在pr涂布之后，pr工艺还包括曝光工艺，用带有图案的掩膜板(mask)对pr胶进行选择性紫外线照射；pr显影是指用显影液除去受到光照的部分的pr胶或未被光照的部分的pr胶，使掩膜板的图案被转写到pr胶上，形成图案化的pr胶；在pr显影之后，pr工艺还包括湿法刻蚀工艺或干法刻蚀工艺，以图案化的pr胶为掩膜，采用湿法刻蚀工艺或干法刻蚀工艺，刻蚀阵列基板上待图案化的膜层；pr剥离是指，在刻蚀完成之后，用剥离液除去图案化的pr胶，完成光刻工艺。
[0099]
示例性地，参见图15a，以形成的像素电路中，像素驱动电路的结构为图6所示的7t1c结构为例，对制备方法进行说明。像素驱动电路包括相互耦接的数据写入晶体管t1、补偿晶体管t2、驱动晶体管t3、复位晶体管t4、发光控制晶体管t5和t6以及阳极复位晶体管t7。相应的，有源图案层310包括数据写入晶体管t1的第一有源层p1，补偿晶体管t2的第二有源层p2，驱动晶体管t3的第三有源层p3，复位晶体管t4的第四有源层p4，发光控制晶体管
t5的第五有源层p5，发光控制晶体管t6的第六有源层p6以及阳极复位晶体管t7的第七有源层p7。像素驱动电路中的多个晶体管的有源层的具体设置方式可参阅前述内容，此处不再赘述。
[0100]
s102、在形成有有源图案层310的衬底300上形成栅极层。
[0101]
示例性地，参见图15b，栅极层331包括多个晶体管的栅极，其中，数据写入晶体管t1包括多个相互耦接的栅极g1。沿第一有源层p1的厚度方向，数据写入晶体管t1的多个栅极g1位于第一有源层p1的同一侧，且与第一有源层p1相对设置。即数据写入晶体管t1为多栅晶体管，相应的，数据写入晶体管t1的沟道长较大，关态漏电流较小，从而在发光阶段，用于驱动发光器件发光的驱动电流不会因数据写入晶体t1的漏电流导致分流，且不会因较大的漏电流的存在导致驱动晶体管的栅极电压改变，从而能够减轻显示中的显示闪烁，改善分屏现象，有利于提升显示效果。
[0102]
示例性地，参见图14，在形成栅极层331前，该像素电路的制备方法还包括：
[0103]
s201、在形成有有源图案层310的衬底300上形成第一绝缘层。
[0104]
例如，参见图15a，可采用薄膜沉积工艺在形成有有源图案层310的衬底300上形成第一绝缘层320。第一绝缘层320的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅等。
[0105]
s202、在形成有第一绝缘层320的衬底300上形成第一栅导电图案层。
[0106]
示例性地，参见图15b，第一栅导电图案层330的材料可以采用金属，例如铝(al)、银(ag)、镁(mg)、钼(mo)、钛(ti)和铜(cu)等金属中的至少一种。可以先在形成有第一绝缘层320的衬底300上形成第一导电层(图中未示出)，再通过一次构图工艺将第一导电层图案化为包括多条栅线gl、多条复位信号线rst、多条发光控制信号线em以及多个第一栅导电图案gp1的第一栅导电图案层330。第一栅导电图案层330中的多条信号线以及多个第一栅导电图案gp1中，与有源图案层310正对的部分分别作为相应晶体管的栅极，例如，数据写入晶体管t1的栅极g1，补偿晶体管t2的栅极g2，驱动晶体管t3的栅极g3，复位晶体管t4的栅极g4，发光控制晶体管t5的栅极g5和发光控制晶体管t6的栅极g6以及阳极复位晶体管t7的栅极g7，多个栅极构成栅极层331。像素驱动电路中的多个晶体管的栅极的具体设置方式可参阅前述内容，此处不再赘述。
[0107]
示例性地，继续参见图14，在形成栅极层331后，该像素电路的制备方法还包括：
[0108]
s203、在形成有第一栅导电图案层330的衬底300上形成第二绝缘层。
[0109]
示例性地，形成图15c所示的第二绝缘层340的材料和工艺与第一绝缘层320相同，在此不再重复。
[0110]
s204、在形成有第二绝缘层340的衬底300上形成第二栅导电图案层。
[0111]
示例性地，参见图15d，第二栅导电图案层350包括多条初始化信号线init以及多个第二栅导电图案gp2，每个第二栅导电图案gp2与一个第一栅导电图案gp1相对设置，构成一个存储电容器c。形成第二栅导电图案层350的材料和工艺与第一栅导电图案层330相同，同时，第二栅导电图案层350的具体设置方式可参阅前述内容，此处不再赘述。
[0112]
s205、在形成有第二栅导电图案层350的衬底300上形成第三绝缘层。
[0113]
示例性地，形成图15e所示的第三绝缘层360的材料和工艺与第一绝缘层320相同，在此不再重复。
[0114]
s206、在形成有第三绝缘层360的衬底300上形成源漏导电图案层。
[0115]
示例性地，参见图15f，源漏导电图案层370包括多条数据线dl、多条第一电源电压线vdd和多个耦接部。其中，每条数据线通过过孔h1与每个像素电路中的数据写入晶体管t1耦接。每条第一电源电压线vdd通过过孔h6与每个像素电路中的发光控制晶体管t5耦接，同时通过过孔h8与作为电容器极板的第二栅导电图案gp2耦接。多个耦接部包括多个第一耦接部371、多个第二耦接部372和多个第三耦接部373，每个第一耦接部371通过过孔h2和h3分别与复位晶体管t4的第四有源层p4和第一栅导电图案gp1耦接，每个第二耦接部372通过过孔h4和h5分别与复位晶体管t4的第四有源层p4和初始化信号线iint耦接，每个第三耦接部373通过过孔h7与发光控制晶体管t6耦接。形成源漏导电图案层370的材料和工艺与第一栅导电图案层330相同，同时，源漏导电图案层370的具体设置方式可参阅前述内容，此处不再赘述。
[0116]
s207、在形成有源漏导电图案层370的衬底300上形成第四绝缘层。
[0117]
示例性地，第四绝缘层380远离衬底300的表面可以为平坦表面。形成图15g所示的第四绝缘层380的材料和工艺与第一绝缘层320相同，在此不再重复。
[0118]
示例性地，上述的像素电路的制备方法还可以包括在形成有第四绝缘层380的衬底300上形成发光器件(图中未示出)等。
[0119]
由上述制备方法中制备得到各层的材料和形状、以及相互之间的位置关系均可以参考上述介绍像素电路的实施例，且能够产生相同的技术效果，在此不再赘述。
[0120]
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。