超结沟槽栅MOSFET和其制造方法与流程

超结沟槽栅mosfet和其制造方法
技术领域
1.本发明涉及mosfet(metal-oxide-semiconductor field-effect transistor，金属-氧化物半导体场效应晶体管)器件制造技术领域，特别涉及一种超结沟槽栅mosfet和其制造方法。


背景技术：

2.沟槽栅mosfet器件广泛用于功率转换电路，常用于功率开关器件。沟槽栅的导通电阻r
sp
和击穿电压bv是其重要的参数指标之一，获得更高的击穿电压bv、更低的导通电阻r
sp
可以提高产品的竞争力。为了改善中高压(50～200v(伏))沟槽栅的导通电阻，超结-沟槽栅概念被提出。
3.图1示出了一种n型超结沟槽栅mosfet，其包括n型衬底101、n型外延层102、p型柱体区103、沟槽栅介质层104、沟槽栅极多晶硅105、p型体区106、第一p型区107、第一n型区108、接触孔109、绝缘介质层110、源端-体区端金属层111、漏端金属层112。其中，n型衬底101为n型高掺杂区；n型外延层102作为n型漂移区，掺杂浓度为5e15～1e17cm-3
；第一p型注入区103作为辅助n型漂移区耗尽的p型注入区，其形成p型柱体区(p-pillar)，注入能量为大于2500kev(千电子伏))；第一p型区107为p型重掺杂注入区；第一n型区108为n型重掺杂注入区。
4.以n沟道沟槽栅为例，为了改善超结-沟槽栅器件的特性，用于辅助漂移区耗尽的p型柱体区(p-pillar)，即p型柱体区103的底端会尽可能靠近n型衬底101，以便使得整个n型外延层102的浓度提高。但是，通过注入形成的p型柱体区，由于boron(硼)注入能量的限制，使得boron注入能量大于3000kev的工艺条件受到了限制。特别对于击穿电压bv》80v以上的要求(epi厚度》5um；epi：外延层；um：微米)，boron注入能量需大于2500kev才能使得p型柱体区103的底端尽可能的靠近n型衬底101。因此，现有技术中，为了制作p型柱体区，工艺难度较高。尤其在击穿电压bv》80v的中高压超结沟槽栅器件的制造中，工艺难度更高。


技术实现要素：

5.本发明要解决的技术问题是为了克服现有技术的超结沟槽栅mosfet制造工艺难度高的缺陷，提供一种超结沟槽栅mosfet和其制造方法。
6.本发明是通过下述技术方案来解决上述技术问题：
7.本发明提供一种超结沟槽栅mosfet的制造方法，包括以下步骤：
8.在衬底上方制作形成第一漂移区、第二漂移区、柱体区；
9.第一漂移区设置于衬底的上方，第二漂移区设置于第一漂移区的上方，柱体区的至少一部分延伸至第二漂移区的内部，柱体区的下端接近第一漂移区的上表面；
10.第二漂移区的掺杂浓度大于第一漂移区的掺杂浓度。
11.较佳地，在衬底上方制作形成第一漂移区、第二漂移区包括：
12.s1、在衬底上方制作形成外延层；
13.s2、在外延层内注入杂质以形成第二漂移区，其中，外延层的处于第二漂移区下方的部分作为第一漂移区。
14.较佳地，超结沟槽栅mosfet为n型超结沟槽栅mosfet；
15.在外延层内注入杂质以形成第二漂移区包括：
16.多次高能n型注入以形成第二漂移区。
17.较佳地，高能n型注入的条件包括：杂质的成分为磷，注入能量的范围为400～4000kev，注入剂量的范围为5.0e11～5.0e12cm-3
。
18.较佳地，在外延层内注入杂质以形成第二漂移区包括：
19.以全局注入方式在外延层内注入杂质以形成第二漂移区。
20.较佳地，第二漂移区的掺杂浓度范围为5e15～1e17cm-3
。
21.较佳地，柱体区包括p型柱体区；
22.在步骤s1和步骤s2之间，制造方法还包括以下步骤：
23.s11、制作形成沟槽、沟槽栅介质层、沟槽栅多晶硅层、p型体区；
24.或，在步骤s1和步骤s2之间，制造方法还包括以下步骤：
25.s12、制作形成沟槽、沟槽栅介质层、沟槽栅多晶硅层、p型体区；制作第一n型区，并经热过程将杂质激活；然后制作形成p型柱体区。
26.较佳地，柱体区包括p型柱体区；
27.在步骤s2之后，制造方法还包括以下步骤：
28.s3、制作形成沟槽、沟槽栅介质层、沟槽栅多晶硅层、p型体区；制作第一n型区，并经热过程将杂质激活；然后制作形成p型柱体区；
29.s4、进行接触孔刻蚀以形成接触孔，然后，不去除胶，带胶进行p型重掺杂注入并经热扩散形成第一p型区，同时激活p型柱体区中的杂质。
30.本发明还提供一种超结沟槽栅mosfet，包括第一漂移区、第二漂移区、柱体区；
31.第一漂移区设置于衬底的上方，第二漂移区设置于第一漂移区的上方，柱体区的至少一部分延伸至第二漂移区的内部，柱体区的下端接近第一漂移区的上表面；
32.第二漂移区的掺杂浓度大于第一漂移区的掺杂浓度。
33.较佳地，超结沟槽栅mosfet采用本发明的超结沟槽栅mosfet的制造方法制造形成。
34.本发明的积极进步效果在于：由于设置了第二漂移区，而局部注入的柱体区的底端只需要尽可能靠近净掺杂浓度较高的第二漂移区的下表面/第一漂移区的上表面即可，所以柱体区的注入能量可以降低，从而降低了工艺难度。
35.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
36.图1为现有技术中的一种n型超结沟槽栅mosfet的结构示意图。
37.图2为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的流程图。
38.图3为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成衬底的示意图。
39.图4为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成外延层的示意图。
40.图5为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成第二漂移区的示意图。
41.图6为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成p型体区的示意图。
42.图7为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成第一n型区的示意图。
43.图8为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成第一p型区的示意图。
44.图9为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的制备形成金属层的示意图。
45.图10为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的漏电流idlin对比曲线。
46.图11为本发明的一较佳实施例的超结沟槽栅mosfet的制造方法的击穿电压对比曲线。
具体实施方式
47.下面举一较佳实施例，并结合附图来更清楚完整地说明本发明。
48.本实施例提供一种超结沟槽栅mosfet的制造方法。参照图2，该制造方法至少包括以下步骤：
49.步骤s11、制备衬底。
50.步骤s12、在衬底的上方制作形成第一漂移区、第二漂移区、柱体区。第一漂移区设置于衬底的上方，第二漂移区设置于第一漂移区的上方，第二漂移区的掺杂浓度大于第一漂移区的掺杂浓度。柱体区的下表面接近第一漂移区的上表面。
51.具体实施时，图3-图9示出了根据本实施例的超结沟槽栅mosfet的制造方法制造n型超结沟槽栅mosfet的过程。
52.首先，参照图3，根据步骤s11，制备n型衬底101。n型衬底101为n型重掺杂区。
53.然后，参照图4，在步骤s12中，在n型衬底101的上方外延形成n型外延层102。作为一种可选的实施方式，n型外延层102的掺杂浓度范围为5e14～5e15cm-3
。
54.接下来，在一种可选的实施方式中，参照图5，进行热氧化形成注入氧化层，然后进行多次高能n型(phosphorus，磷)注入形成第二漂移区113，使得外延层在纵向上的掺杂分布为表面(102)轻掺杂(浓度范围：5e14～5e15cm-3
)、中间(113)较重掺杂(浓度范围：5e15～1e17cm-3
)、下端(102)轻掺杂(浓度范围：5e14～5e15cm-3
)分布的n型漂移区。第二漂移区113和处于第二漂移区113下方的n型外延层102部分(本实施中成为第一漂移区)构成该n型超结沟槽栅mosfet的漂移区。通过注入形成的第二漂移区113，可使得n型外延层102表面的n型掺杂浓度较低，降低了p-body(p型体区)注入的剂量，使得其工艺与现有的沟槽栅mosfet尽可能的兼容。多次高能n型注入的条件为：能量范围400～4000kev，剂量范围5.0e11～5.0e12cm-3
。
55.由于第二漂移区113是全局注入，无需光刻胶，后续工艺中也可以进行高能注入。
56.然后，参照图6，依次形成沟槽、沟槽栅介质层104、及沟槽栅多晶硅层105，注入形成p型体区106。形成沟槽、沟槽栅介质层104、及沟槽栅多晶硅层105和p型体区106的过程可参照现有技术实现，此处不再赘述。由于第二漂移区113在n型外延层102的体内，因此减小了第二漂移区113对沟道区p型体区106的影响。在其他可选的实施方式中，先制作形成沟槽、沟槽栅介质层104、及沟槽栅多晶硅层105和p型体区106，再制作第二漂移区113。
57.然后，参照图7，进行n型重掺杂注入形成第一n型区108，并经热过程将杂质激活。然后以光刻胶/硬质介质层为阻挡层选择性注入形成p型柱体区103，避免第一n型区108的激活热过程对p型柱体区103进行推进。p型柱体区103的下表面接近第一漂移区的上表面。在其他可选的实施方式中，先制作形成沟槽、沟槽栅介质层104、及沟槽栅多晶硅层105和p型体区106；制作第一n型区108，并经热过程将杂质激活，形成p型柱体区103，在完成以上工艺后，再进行注入以形成第二漂移区113。在后续的热过程中激活第二漂移区113。
58.接下来，参照图8，进行接触孔刻蚀形成接触孔109。接触孔刻蚀形成接触孔109后，不去除胶，带胶进行p型重掺杂注入并经热扩散形成第一p型区107，同时激活p型柱体区103中的杂质。
59.然后，参照图9，沉积层间介质层形成绝缘介质层110，沉积金属层，依次形成源端-体区端金属层111、漏端金属层112。
60.至此，该n型超结沟槽栅mosfet即制作形成。
61.图10示出了漏电流idlin对比曲线。其中，横轴表征栅极电压vg，单位为v；纵轴表征电流id，单位为a/um。曲线l1表征根据本实施例的超结沟槽栅mosfet的制造方法制造形成的超结沟槽栅mosfet的漏电流idlin(对应漏极电压vd为0.1v)曲线；曲线l2表征根据现有技术采用二次epi(即采用两次不同浓度的外延工艺方法)工艺制造形成的超结沟槽栅mosfet的漏电流idlin(对应漏极电压vd为0.1v)曲线；曲线l3表征根据现有技术的沟槽栅mosfet的漏电流idlin(对应漏极电压vd为0.1v)曲线。
62.图11示出了击穿电压(breakdown voltage)对比曲线。其中，横轴表征漏极电压vd，单位为v；纵轴表征电流id，单位为a/um。曲线l4表征根据本实施例的超结沟槽栅mosfet的制造方法制造形成的超结沟槽栅mosfet的击穿电压曲线；曲线l5表征根据现有技术采用二次epi(即采用两次不同浓度的外延工艺方法)工艺制造形成的超结沟槽栅mosfet的击穿电压曲线；曲线l6表征根据现有技术的沟槽栅mosfet的击穿电压曲线。
63.对比可见，相比于传统的沟槽栅mosfet结构，根据本实施例的超结沟槽栅mosfet的制造方法制造形成的超结沟槽栅mosfet虽然击穿电压bv降低了6v，但是rsp/idlin降低了49％(对应于vg＝10v)，因此极大地改善了器件的综合性能，同时由于p型柱体注入能量的降低，大大降低了制造工艺的难度。
64.根据本实施例的超结沟槽栅mosfet的制造方法制造形成的超结沟槽栅mosfet与两次不同浓度的外延工艺方法相比，击穿电压bv、导通电阻rsp等特性相当，由于只需要单次外延，降低了工艺成本。
65.根据本实施例的超结沟槽栅mosfet的制造方法，在一些制造过程中，可以不采用多次epi工艺，而是采用低掺杂浓度(5e14～5e15 cm-3
)的单次epi工艺，降低工艺成本。而且，在一些可选的实施方式中，更高掺杂浓度的第二漂移区113可通过多次高能n型
(phosphorus，能量400～4000kev，剂量5.0e11～5.0e12 cm-3
)全局注入(即整片wafer(晶圆)都注入，无需光刻胶)，使得其净掺杂浓度在n型外延层102的基础上增加至目标值。
66.本实施例的超结沟槽栅mosfet的制造方法，进行多次高能n型(phosphorus)注入形成第二漂移区113后，参照图5，使得外延层在纵向上的掺杂分布为表面(102)轻掺杂(浓度范围：5e14～5e15cm-3
)、中间(113)较重掺杂(浓度范围：5e15～1e17cm-3
)、下端(102)轻掺杂(浓度范围：5e14～5e15cm-3
)分布的n型漂移区。
67.现有技术中，由于外延在p型体区106的位置也形成较大浓度的掺杂，因此需通过更大剂量的p型注入将其反型成p型掺杂。而根据本实施例的超结沟槽栅mosfet的制造方法，由于第二漂移区113是掺杂浓度较大的漂移区(5e15～1e17cm-3
)，通过注入形成的第二漂移区113可以避免由于外延在p型体区106的位置也形成较大浓度的掺杂、最后需通过更大剂量的p型注入将其反型成p型掺杂的复杂工艺。另外，由于p型柱体区的能量的大大降低，还可以进一步提高该工艺的微缩能力。
68.根据p型超结沟槽栅mosfet与n型超结沟槽栅mosfet相对应的特性，根据上述说明，本领域技术人员能够基于本实施例的超结沟槽栅mosfet的制造方法实现p型超结沟槽栅mosfet的制造，具体实现过程，此处不再赘述。
69.本实施例还提供一种超结沟槽栅mosfet。超结沟槽栅mosfet包括第一漂移区、第二漂移区、柱体区；第一漂移区设置于衬底的上方，第二漂移区设置于第一漂移区的上方，柱体区的至少一部分延伸至第二漂移区的内部，柱体区的下端接近第一漂移区的上表面；第二漂移区的掺杂浓度大于第一漂移区的掺杂浓度。
70.图9示出了本实施例的超结沟槽栅mosfet的一种n型超结沟槽栅mosfet的结构。该n型超结沟槽栅mosfet采用本实施例的超结沟槽栅mosfet的制造方法制造形成。
71.p型超结沟槽栅mosfet的结构与n型超结沟槽栅mosfet相对应，根据上述说明，本领域技术人员能够基于本实施例的超结沟槽栅mosfet的p型超结沟槽栅mosfet的结构，此处不再赘述。
72.虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。