一种能够抑制寄生的纵向BCD器件及其制备方法与流程

一种能够抑制寄生的纵向bcd器件及其制备方法
技术领域
1.本发明涉及单片集成工艺技术领域，尤其涉及一种能够抑制寄生的纵向bcd器件及其制备方法。


背景技术：

2.bcd（bipolar
‑
cmos
‑
dmos）集成工艺是一种单片集成工艺技术，将bipolar（双极晶体管）、cmos（互补金属氧化物半导体场效应管）和dmosfet（双扩散金属氧化物半导体场效应管）器件同时制作在同一芯片上。它综合了各器件自身的优点，使其具有各自分立时的良好性能。整合过的bcd 工艺，可大幅降低功率耗损，提高系统性能，节省成本，可靠性更好。
3.dmosfet主要有两种类型：横向双扩散金属氧化物半导体场效应管ldmosfet和垂直双扩散金属氧化物半导体场效应管vdmosfet。目前，较为成熟的bcd工艺为平面结构，与平面结构工艺兼容的dmosfet通常采用dmosfet。由于dmosfet要达到很高的耐压时，结构中需要设计漂移区（漂移区的杂质浓度比较低），使得漏极区占有较大的面积，同时也导致器件的导通电阻增加。vdmosfet的耐压非常高，其结构为纵向结构，漏极从晶圆背面引出，不适合与平面结构的集成电路相结合，兼容性较差。


技术实现要素：

4.本发明的目的是解决现有dmosfet漏极区占用面积大、导通电阻较大以及vdmosfet兼容性较差的问题，提供一种能够抑制寄生的纵向bcd器件及其制备方法。
5.为实现上述目的，本发明采用以下技术方案：一种能够抑制寄生的纵向bcd器件，包括：n型衬底；在所述n型衬底上表面形成的第一n型外延层，所述第一n型外延层内设置有pbl埋层区，所述pbl埋层区的注入离子为硼离子；在所述第一n型外延层上表面形成的第二n型外延层；在所述第二n型外延层上表面通过局部氧化隔离形成的氧化层；所述第二n型外延层内从左至右依次设有p
‑
body区、hvpw1区、p
‑
well区、n
‑
well区和hvpw2区，所述hvpw1区和hvpw2区的底端均与pbl埋层区相连通，所述hvpw1区和hvpw2区的注入离子为硼离子，所述p
‑
well区的注入离子为p型离子，所述n
‑
well区的注入离子为n型离子；所述p
‑
body区的上表面设置有n+接触区，形成vdmosfet器件的源极，在p
‑
body区的上表面自下至上设置有栅氧化层和多晶硅层，所述栅氧化层和多晶硅层部分覆盖p
‑
body区上表面，形成vdmosfet器件的栅极；vdmosfet器件的漏极从n型衬底背面引出；所述p
‑
well区的上表面设置有两个n+接触区，形成cmos中nmos器件的漏极和源极，在p
‑
well区的上表面且位于两个n+接触区之间自下至上设置栅氧化层和多晶硅层，形
成cmos中nmos器件的栅极；所述n
‑
well区的上表面设置有两个p+接触区，形成cmos中pmos器件的漏极和源极，在n
‑
well区的上表面且位于两个p+接触区之间自下至上设置有栅氧化层和多晶硅层，形成cmos中pmos器件的栅极；所述hvpw1区和hvpw2区的上表面分别设置有p+接触区，形成hvpw1区和hvpw2区的引出端。
6.进一步地，所述第二n型外延层内还设置有hvnw区，所述hvnw区位于p
‑
well区和hvpw2区之间，且n
‑
well区设置在hvnw区内，在所述hvnw区的上表面且位于n
‑
well区的左侧和右侧分别设置有n+接触区，形成hvnw的引出端。
7.进一步地，所述第一n型外延层的电阻率为2~5ohm*cm。
8.进一步地，所述第二n型外延层的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm。
9.进一步地，所述氧化层通过locos局部氧化隔离实现，厚度为7600~9300埃。
10.上述能够抑制寄生的纵向bcd器件的制备方法包括以下步骤：步骤一、选取晶向为<100>的n型衬底；步骤二、在n型衬底上生长第一n型外延层，利用pbl的光罩，通过光刻工艺形成pbl的离子注入区，再通过离子注入工艺对其进行硼离子注入，随后进行1000~1150℃的高温炉管推结，形成pbl埋层区；在pbl埋层区上继续生长第二n型外延层；步骤三、在第二n型外延层表面进行局部氧化工艺，实现局部氧化隔离，形成氧化层；步骤四、利用hvpw的光罩，通过光刻工艺在第二n型外延层内形成hvpw1的离子注入区和hvpw2的离子注入区，再通过离子注入工艺对hvpw1区和hvpw2区进行离子注入；步骤五、利用p
‑
well的光罩，通过光刻工艺形成p
‑
well的离子注入区，对其进行p型离子注入，形成p
‑
well区；利用n
‑
well的光罩，通过光刻工艺形成n
‑
well的离子注入区，对其进行n型离子注入，形成n
‑
well区；其中p
‑
well和n
‑
well的工艺顺序可互换；步骤六、在第二n型外延层上生长栅氧化层，并在栅氧化层上淀积多晶硅层，利用栅极的光罩，通过光刻工艺定义出栅极区域，并对栅极的多晶硅层进行刻蚀，形成vdmosfet器件、cmos中pmos器件和nmos器件的栅极；步骤七、利用p
‑
body的光罩，通过自对准光刻工艺形成p
‑
body的离子注入区，对其进行p型离子注入，形成p
‑
body区；步骤八、在p
‑
body区和p
‑
well区，分别利用n+的光罩，通过自对准光刻工艺形成n+的离子注入区，对其进行n型离子注入，形成n+接触区，分别形成vdmosfet器件的源极、nmos器件的漏极和源极；在n
‑
well区、hvpw1区、hvpw2区，分别利用p+的光罩，通过自对准光刻工艺形成p+的离子注入区域，对其进行p型离子注入，形成p+接触区，分别形成pmos器件的漏极和源极、hvpw1区和hvpw2的引出端；其中p+和n+的工艺顺序可互换；步骤九、形成中间介质层、接触孔和金属层；步骤十、根据vdmosfet的背面减薄工艺对n型衬底的下端面进行减薄，减薄后对其进行镀金，将vdmosfet的漏极从n型衬底的下端面引出。
11.进一步地，步骤四中，形成hvpw1区和hvpw2区后，还包括形成hvnw区的步骤：利用
hvnw深n阱的光罩，通过光刻工艺在第二n型外延层内形成hvnw区，再对hvnw区域进行n型离子注入；步骤八中，在p
‑
body区、p
‑
well区和hvnw区，分别利用n+的光罩，通过自对准光刻工艺形成n+的离子注入区，对其进行n型离子注入，形成n+接触区，分别形成vdmosfet器件的源极、nmos器件的漏极和源极、hvnw的引出端；在n
‑
well区、hvpw1区、hvpw2区，分别利用p+的光罩，通过自对准光刻工艺形成p+的离子注入区，对其进行p型离子注入，形成p+接触区，分别形成pmos器件的漏极和源极、hvpw1区和hvpw2的引出端；其中p+和n+的工艺顺序可互换。
12.进一步地，步骤二中，所述pbl埋层区的离子注入能量70~85kev，注入剂量为1.5e15cm
‑2~3e15cm
‑2。
13.进一步地，所述hvpw1区和hvpw2区的注入离子为硼，注入的能量为50~70kev，注入剂量为1.3e13cm
‑2~1.5e13cm
‑2。
14.进一步地，步骤十中，n型衬底的下端面减薄后的厚度为150~180um，镀金的材料为ti/ni/ag。
15.与现有技术相比，本发明具有如下有益效果：1.本发明提出一种纵向bcd器件，其dmosfet采用的是vdmosfet，且漏极是从bcd器件的背面引出。在相同耐压下，此结构不仅可以大大的减小芯片面积，提高芯片利用率，同时还可降低导通电阻。
16.2.本发明纵向bcd器件在cmos器件区域增加pbl埋层区和深p阱hvpw，使得hvpw、pbl与n型外延层n
‑
epi之间形成二极管。当vdmosfet器件正常工作时，使得n
‑
epi与hvpw、pbl之间形成的二极管反向截止，不能出现反向击穿。该种设置避免了vdmosfet的漏极加电压时对bcd器件中的cmos器件造成的影响，同时采用pbl埋层区作为寄生管npn（n
‑
well/hvnw
‑
pbl
‑
n
‑
epi形成寄生管npn）晶体管的基区，可通过调节pbl埋层区的浓度来抑制寄生管npn晶体管的导通。
17.3.本发明bcd器件增加了一层hvnw深n型阱，hvnw深n阱去调节与hvpw之间形成的二极管的反向耐压，用于防止cmos中pmos的n
‑
well与hvpw之间形成的二极管反型击穿，影响pmos的正常工作。
附图说明
18.图1为本发明实施例一中纵向bcd器件结构示意图；图2为本发明实施例一纵向bcd器件制备方法中步骤二示意图；图3为本发明实施例一纵向bcd器件制备方法中步骤三示意图；图4为本发明实施例一纵向bcd器件制备方法中步骤四示意图；图5为本发明实施例一纵向bcd器件制备方法中步骤五示意图；图6为本发明实施例一纵向bcd器件制备方法中步骤六示意图；图7为本发明实施例一纵向bcd器件制备方法中步骤七示意图；图8为本发明实施例一纵向bcd器件制备方法中步骤八示意图；图9为本发明实施例一纵向bcd器件制备方法中步骤九示意图；图10为本发明实施例一纵向bcd器件制备方法中步骤十示意图；
图11为本发明实施例二中纵向bcd器件的结构示意图；图12为本发明实施例二的纵向bcd器件制备方法中步骤三示意图；图13为本发明实施例二的纵向bcd器件制备方法中步骤四示意图；图14为本发明实施例二的纵向bcd器件制备方法中步骤八示意图。
具体实施方式
19.下面结合附图和具体实施方式对本发明进行详细说明。本领域技术人员应当理解的是，这些实施方式仅仅用来解释本发明的技术原理，目的并不是用来限制本发明的保护范围。
20.本发明提出一种能够抑制寄生的纵向bcd器件，该纵向bcd器件的dmosfet采用的是vdmosfet，且漏极是从bcd器件的背面引出。在相同耐压下，此结构不仅可以大大的减小芯片面积，提高芯片利用率，同时还可降低导通电阻。
21.实施例一图1所示为纵向bcd集成器件的结构示意图，以n型的平面vdmosfet器件为例，也可以是沟槽或者超结等结构的vdmosfet器件，纵向bcd器件可以实现降低导通电阻和缩小芯片面积的效果，但是，其同时也存在一个缺陷，vdmosfet的漏极加电压，也会对bcd器件中的cmos器件造成影响。因此，需要增加p阱来隔离cmos器件。由于单独采用深p阱hvpw来实现，其阱较深，对工艺能力及其精准度要求较高。受机台能力的限制，可以通过做p型埋层pbl来减少hvpw的深度，对应的工艺较易实现。另外，埋层pbl的浓度可调节，增加pbl的浓度可有效抑制寄生管npn的导通。
22.此结构中的vdmosfet器件正常工作时，使得n
‑
epi与hvpw、pbl之间形成的二极管反向截止，且不能出现反向击穿，因此，n
‑
epi与hvpw、pbl之间形成的二极管的反向击穿电压需大于vdmosfet的击穿电压。此结构是在vdmosfet器件的基础之上，对cmos器件进行隔离，采用hvpw深p阱和pbl埋层区来实现，其中，pbl埋层区不仅可以抑制寄生管，还降低了对hvpw的工艺能力要求。目前相应的工艺技术均可实现，不会增加工艺的难度。图1中，g1为vdmosfet器件的栅极；d1为vdmosfet器件的漏极；s1为vdmosfet器件的源极；g2为cmos中nmos器件的栅极；d2为cmos中nmos器件的漏极；s2为cmos中nmos器件的源极；g3为cmos中pmos器件的栅极；d3为cmos中pmos器件的漏极；s3为cmos中pmos器件的源极；vc1为hvpw1和hvpw2的引出端。该实施例中的纵向bcd器件具体结构如下，包括：n型衬底，在n型衬底上表面形成的第一n型外延层，第一n型外延层内设置有pbl埋层区，pbl埋层区注入的离子为硼；在第一n型外延层上表面形成的第二n型外延层；在第二n型外延层上表面通过局部氧化隔离形成的氧化层；第二n型外延层内从左至右依次设有p
‑
body区、hvpw1区、p
‑
well区、n
‑
well区和hvpw2区，hvpw1区和hvpw2区的底端均与pbl埋层区相连通，且hvpw1区和hvpw2区注入的离子为硼离子，p
‑
well区的注入离子为p型离子，n
‑
well区注入有n型离子；p
‑
body区的上表面设置有n+接触区，形成vdmosfet器件的源极，在p
‑
body区的上表面自下至上设置有栅氧化层和多晶硅层，栅氧化层和多晶硅层部分覆盖p
‑
body区上表
面，形成vdmosfet器件的栅极；vdmosfet器件的漏极从n型衬底背面引出；p
‑
well区的上表面设置有两个n+接触区，形成cmos中nmos器件的漏极和源极，在p
‑
well区的上表面且位于两个n+接触区之间设置栅氧化层和多晶硅层，形成cmos中nmos器件的栅极；n
‑
well区的上表面设置有两个p+接触区，形成cmos中pmos器件的漏极和源极，在n
‑
well区的上表面且位于两个p+接触区之间设置栅氧化层和多晶硅层，形成cmos中pmos器件的栅极；hvpw1区和hvpw2区的上表面分别设置有p+接触区，形成hvpw1区和hvpw2区的引出端。
23.该实施例中纵向bcd器件的制备方法包括以下步骤：步骤一、根据vdmosfet器件的电性要求，选取晶向为<100>的n型衬底；步骤二、在n型衬底上生长第一n型外延层n
‑
epi1，电阻率为2~5ohm*cm；利用pbl的光罩，通过光刻工艺形成pbl的离子注入区，再通过离子注入工艺对其pbl区进行离子注入，注入的离子为硼，注入能量70~85kev，注入剂量为1.5e15cm
‑2~3e15cm
‑2，随后进行1000~1150℃的高温炉管推结，形成pbl埋层区；pbl埋层区完成之后，继续生长第二n型外延层n
‑
epi2，其厚度和电阻率是由vdmosfet器件的源漏击穿电压和导通电阻决定，其第二n型外延层的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm，由于n
‑
epi1影响pbl的实现工艺，n
‑
epi2影响vdmosfet的电性参数，因此，采用两次外延单独控制，不会相互影响，如图2所示；步骤三、在第二n型外延层n
‑
epi2上进行局部氧化工艺，实现locos局部氧化隔离，其氧化层厚度为7600~9300埃，如图3所示；步骤四、先利用hvpw的光罩，通过光刻工艺形成hvpw1和hvpw2的离子注入区，再通过离子注入工艺对hvpw1区和hvpw2区域进行硼离子注入，注入能量为50~70kev，注入剂量为1.3 e 13cm
‑2~1.5 e 13cm
‑2，如图4所示；步骤五、形成cmos器件中的背栅区，其中，nmos器件利用p
‑
well的光罩，通过光刻工艺形成p
‑
well的离子注入区，对其进行p型离子注入，形成p
‑
well区；pmos器件利用n
‑
well的光罩，通过光刻工艺形成n
‑
well的离子注入区，对其进行n型离子注入，形成n
‑
well区；其中p
‑
well和n
‑
well的工艺顺序可互换，如图5所示；步骤六、生长栅氧化层，在其之上淀积多晶硅层。利用栅极的光罩，通过光刻工艺定义栅极区域，再通过刻蚀工艺去除多余的栅氧化层和多晶硅层，形成vdmosfet器件、cmos中pmos器件和nmos器件的栅极，如图6所示；步骤七、形成vdmosfet器件中的背栅区，利用p
‑
body的光罩，通过自对准光刻工艺形成p
‑
body的离子注入区，对其进行p型离子注入，形成p
‑
body区，如图7所示；步骤八、对vdmosfet器件和cmos中的nmos器件形成n+接触区，利用n+的光罩，通过自对准光刻工艺形成n+的离子注入区域，对其进行n型离子注入，形成n+接触区，分别形成vdmosfet器件的源极、nmos器件的漏极和源极；对cmos中的pmos器件及其hvpw的引出形成p+接触区，利用p+的光罩，通过自对准光刻工艺形成p+的离子注入区域，对其进行p型离子注入，形成p+接触区，分别形成pmos器件的漏极和源极、hvpw1区和hvpw2区的引出端；其中n+
和p+的工艺顺序可互换，如图8所示；步骤九、后续的工艺为常规工艺，如中间介质层、接触孔和金属层的形成等，完成晶圆正面的所有工艺，如图9所示；步骤十、根据vdmos的背面减薄工艺对其晶圆背面进行减薄，减薄后的厚度约为150~180um。减薄之后对其进行镀金，镀金的材料为ti/ni/ag，vdmos的漏极d1从晶圆背面引出，如图10所示。
24.实施例二图11所示纵向bcd器件在图1结构的基础之上，增加了一层hvnw深n型阱，主要作用是防止cmos中pmos的n
‑
well与hvpw之间形成的二极管反向击穿，影响pmos的正常工作。由于n
‑
well主要用于调节pmos的沟道参数，于此同时，很难兼顾与hvpw的反向耐压，因此，需要增加一层hvnw深n阱去调节与hvpw之间形成的二极管的反向耐压，其反向耐压必须要大于pmos的击穿耐压，图中，vc2为hvnw的引出端。
25.该实施例中的纵向bcd器件具体结构如下，包括：n型衬底，在n型衬底上表面形成的第一n型外延层，第一n型外延层内设置有pbl埋层区，pbl埋层区的注入离子为硼离子；在第一n型外延层上表面形成的第二n型外延层；在第二n型外延层上表面通过局部氧化隔离形成的氧化层；第二n型外延层内从左至右依次设有p
‑
body区、hvpw1区、p
‑
well区、hvnw区和hvpw2区，hvnw区内设置有n
‑
well区，hvpw1区和hvpw2区的底端均与pbl埋层区相连通，hvpw1区和hvpw2区注入的离子为硼离子，p
‑
well区的注入离子为p型离子，n
‑
well区注入有n型离子；在hvnw区的上表面且位于n
‑
well区的左侧和右侧分别设置有n+接触区，形成hvnw的引出端；p
‑
body区的上表面设置有n+接触区，形成vdmosfet器件的源极，在p
‑
body区的上表面自下至上设置有栅氧化层和多晶硅层，栅氧化层和多晶硅层部分覆盖p
‑
body区上表面，形成vdmosfet器件的栅极；vdmosfet器件的漏极从n型衬底背面引出；p
‑
well区的上表面设置有两个n+接触区，形成cmos中nmos器件的漏极和源极，在p
‑
well区的上表面且位于两个n+接触区之间设置栅氧化层和多晶硅层，形成cmos中nmos器件的栅极；n
‑
well区的上表面设置有两个p+接触区，形成cmos中pmos器件的漏极和源极，在n
‑
well区的上表面且位于两个p+接触区之间设置栅氧化层和多晶硅层，形成cmos中pmos器件的栅极；hvpw1区和hvpw2区的上表面分别设置有p+接触区，形成hvpw1区和hvpw2区的引出端。
26.上述纵向bcd器件的制备方法包括以下步骤：步骤一、根据vdmosfet器件的电性要求，选取晶向为<100>的n型衬底；步骤二、在n型衬底上生长第一n型外延层n
‑
epi1，电阻率为2~5ohm*cm；利用pbl的光罩，通过光刻工艺形成pbl的离子注入区，再通过离子注入工艺对其pbl区进行离子注入，
注入的离子为硼，注入能量70~85kev，注入剂量为1.5e15cm
‑2~3e15cm
‑2，随后进行1000~1150℃的高温炉管推结，形成pbl埋层区；pbl埋层区完成之后，继续生长第二n型外延层n
‑
epi2，其厚度和电阻率是由vdmosfet器件的源漏击穿电压和导通电阻决定，其第二n型外延层n
‑
epi2的厚度为6.4~6.8um，电阻率为1.0~1.2ohm*cm，由于n
‑
epi1影响pbl的实现工艺，n
‑
epi2影响vdmos的电性参数，因此，采用两次外延单独控制，不会相互影响；步骤三、在第二n型外延层n
‑
epi2上进行局部氧化隔离工艺，实现locos局部氧化隔离。由于要隔离hvnw与pmos的隔离，其locos氧化隔离区增加，如图12所示；步骤四、先利用hvpw的光罩，通过光刻工艺形成hvpw1和hvpw2的离子注入区，再通过离子注入工艺对hvpw1区和hvpw2区进行硼离子注入，离子注入的能量为50~70kev，注入的剂量为1.3e13cm
‑2~1.5e13cm
‑2；形成hvpw1区和hvpw2区之后，需要增加一层hvnw深n阱的光罩，通过光刻工艺形成hvnw区，再通过离子注入对hvnw区域进行磷离子注入，要求hvnw的浓度稍高一些，保证与hvpw1区和hvpw2区之间的电场展宽在hvnw中的很窄，不会影响到pmos器件，如图13所示；步骤五、形成cmos器件中的背栅区，其中，nmos器件利用p
‑
well的光罩，通过光刻工艺形成p
‑
well的离子注入区，对其进行p型离子注入，形成p
‑
well区；pmos器件利用n
‑
well的光罩，通过光刻工艺形成n
‑
well的离子注入区，对其进行n型离子注入，形成n
‑
well区；其中p
‑
well和n
‑
well的工艺顺序可互换；步骤六、生长栅氧化层，在其之上淀积多晶硅层，利用栅极的光罩，通过光刻工艺定义栅极区域，再通过刻蚀工艺去除多余的栅氧化层和多晶硅层，形成vdmosfet器件、cmos中pmos器件和nmos器件的栅极；步骤七、形成vdmosfet器件中的背栅区，利用p
‑
body的光罩，通过自对准光刻工艺形成p
‑
body的离子注入区，对其进行p型离子注入，形成p
‑
body区；步骤八、在p
‑
body区、p
‑
well区和hvnw区，利用n+的光罩，通过自对准光刻工艺形成n+的离子注入区域，对其进行n型离子注入，形成n+接触区，分别形成vdmosfet器件的源极、nmos器件的漏极和源极、hvnw的引出端；在n
‑
well区、hvpw1区、hvpw2区，利用p+的光罩，通过自对准光刻工艺形成p+的离子注入区域，对其进行p型离子注入，形成p+接触区，分别形成pmos器件的漏极和源极、hvpw1区和hvpw2的引出端；其中n+和p+的工艺顺序可互换，如图14所示；步骤九、后续的工艺为常规工艺，如中间介质层、接触孔和金属层的形成等，完成晶圆正面的所有工艺；步骤十、根据vdmosfet的背面减薄工艺对其晶圆背面进行减薄，减薄后的厚度约为150~180um。减薄之后对其进行镀金，镀金的材料为ti/ni/ag，vdmosfet的漏极d1从晶圆背面引出。