半导体元件、半导体装置的制作方法

1.本发明涉及半导体元件和半导体装置。


背景技术：

2.在专利文献1中公开了以下情况，即，在沟槽内部，在上层具有与栅极电位连接的栅极导电部，在下层具有与发射极电位连接的栅极分离部。在专利文献1中记载了以下情况，即，导通di/dt变低，在以相同的导通di/dt进行比较的情况下，能够降低导通损耗。
3.专利文献1：日本特开2017-147431号公报
4.有时将p侧半导体元件的发射极与n侧半导体元件的集电极连接，该p侧半导体元件的集电极与电源的高电位侧(p侧)连接，该n侧半导体元件的发射极与电源的低电位侧(n侧)连接。在p侧半导体元件与n侧半导体元件的连接点连接负载。向p侧半导体元件和n侧半导体元件各连接1个续流二极管。将与p侧半导体元件逆并联地连接的续流二极管称为p侧二极管，将与n侧半导体元件逆并联地连接的续流二极管称为n侧二极管。
5.在续流电流流过n侧二极管的状态下，如果将p侧半导体元件导通，则在n侧二极管流过恢复电流。例如，n侧二极管的恢复dv/dt根据p侧半导体元件的集电极电流而变化。具体地说，p侧igbt的低电流下的导通损耗时的n侧二极管的恢复dv/dt比p侧igbt的额定电流时的恢复dv/dt大。这里，“低电流侧”意味着p侧半导体元件的集电极电流小，“额定电流侧”意味着p侧半导体元件的集电极电流大。在p侧半导体元件的集电极电流小时n侧二极管的恢复dv/dt大，与此相对，在p侧半导体元件的集电极电流大时n侧二极管的恢复dv/dt小。
6.这样，如果二极管的恢复dv/dt存在电流依赖性，则产生以下问题。即，有时以使得大的恢复dv/dt成为规定的值的方式设定半导体元件的栅极电阻。因此，例如，在以使得低电流侧的恢复dv/dt为20kv/μs的方式决定了栅极电阻时，(对导通损耗进行评价的)额定电流侧的dv/dt为10kv/μs左右。其结果，半导体元件的通断时间变长，导通时的导通损耗(导通损耗)增大。即，如果二极管的恢复dv/dt存在电流依赖性，则导通损耗增大。
7.本技术发明人发现：为了抑制续流二极管的恢复dv/dt依赖于半导体元件的集电极电流这一情况，增大将半导体元件的栅极电极-集电极电极间电容(cgc)除以栅极电极-发射极电极间电容(cge)而得到的值(cgc/cge)是有效的。更具体而言，能够通过使半导体元件的cgc变大而抑制低电流时的恢复dv/dt的增加。另外，能够通过减小半导体元件的cge而使大电流时(额定电流时)的恢复dv/dt增加。能够通过使cgc/cge的值增大而缩短通断时间、降低导通损耗。
8.现有技术是在沟槽内部多晶硅被上下地分为2层的2层栅极构造，具体地说，具有由与栅极电极连接的下层有源部、下层与发射极电极连接的上层哑部构成的结构，因而cgc减小，cgc/cge的比值减小，因此，在以使得大的恢复dv/dt成为规定的值的方式设定了半导体元件的栅极电阻的情况下，存在导通损耗增加的问题。


技术实现要素：

9.本发明就是为了解决上述这样的课题而提出的，其目的在于，提供能够使cgc/cge的比值变大，抑制续流二极管的恢复dv/dt依赖于半导体元件的集电极电流这一情况，降低导通损耗的半导体元件和半导体装置。
10.本发明涉及的半导体元件的特征在于，具有：半导体基板；发射极电极，其形成于该半导体基板之上；栅极电极，其形成于该半导体基板之上；第1导电型的漂移层，其形成于该半导体基板之中；第1导电型的源极层，其形成于该半导体基板的上表面侧；第2导电型的基极层，其形成于该半导体基板的上表面侧；集电极电极，其形成于该半导体基板之下；以及2层哑有源沟槽，其在该半导体基板的沟槽的内部，在上层具有不与该栅极电极连接的上层哑部，在下层具有与该栅极电极连接、被绝缘膜覆盖的下层有源部，该下层有源部的长度方向长度比该下层有源部的宽度大。
11.本发明的其它特征在下面得以明确。
12.发明的效果
13.根据本发明，能够通过提供在上层具有哑部分、在下层具有有源部分的沟槽，从而降低导通损耗。
附图说明
14.图1是实施方式1涉及的半导体元件的剖视图。
15.图2是半导体元件的俯视图。
16.图3是其它例子涉及的半导体元件的剖视图。
17.图4是半导体元件的俯视图。
18.图5是其它例子涉及的半导体元件的剖视图。
19.图6是其它例子涉及的半导体元件的剖视图。
20.图7是其它例子涉及的半导体元件的剖视图。
21.图8是其它例子涉及的半导体元件的剖视图。
22.图9是其它例子涉及的半导体元件的剖视图。
23.图10是其它例子涉及的半导体元件的剖视图。
24.图11是实施方式2涉及的半导体元件的剖视图。
25.图12是其它例子涉及的半导体元件的剖视图。
26.图13是其它例子涉及的半导体元件的剖视图。
27.图14是实施方式3涉及的半导体元件的剖视图。
28.图15是其它例子涉及的半导体元件的剖视图。
29.图16是其它例子涉及的半导体元件的剖视图。
30.图17是其它例子涉及的半导体元件的剖视图。
31.图18是其它例子涉及的半导体元件的剖视图。
32.图19是其它例子涉及的半导体元件的剖视图。
33.图20是其它例子涉及的半导体元件的剖视图。
34.图21是其它例子涉及的半导体元件的剖视图。
35.图22是其它例子涉及的半导体元件的剖视图。
36.图23是其它例子涉及的半导体元件的剖视图。
37.图24a是实施方式4涉及的半导体元件的剖视图。
38.图24b是其它例子涉及的半导体元件的剖视图。
39.图24c是其它例子涉及的半导体元件的剖视图。
40.图24d是其它例子涉及的半导体元件的剖视图。
41.图25是其它例子涉及的半导体元件的剖视图。
42.图26是实施方式5涉及的半导体元件的剖视图。
43.图27是其它例子涉及的半导体元件的剖视图。
44.图28是其它例子涉及的半导体元件的剖视图。
45.图29是其它例子涉及的半导体元件的剖视图。
46.图30是实施方式6涉及的半导体元件的剖视图。
47.图31是其它例子涉及的半导体元件的剖视图。
48.图32是其它例子涉及的半导体元件的剖视图。
49.图33是表示半导体元件的应用例的电路图。
50.图34是表示集电极电流与恢复dv/dt的关系的图。
51.图35是实施方式7涉及的半导体元件的剖视图。
52.图36是其它例子涉及的半导体元件的剖视图。
53.图37是实施方式8涉及的半导体元件的剖视图。
54.图38是其它例子涉及的半导体元件的剖视图。
55.图39是其它例子涉及的半导体元件的剖视图。
56.图40是表示下层有源部的平面形状的图。
57.图41是表示其它例子涉及的下层有源部的平面形状的图。
58.图42是表示其它例子涉及的下层有源部的平面形状的图。
59.图43是表示其它例子涉及的下层有源部的平面形状的图。
60.图44是表示其它例子涉及的下层有源部的平面形状的图。
具体实施方式
61.参照附图，对实施方式涉及的半导体元件和半导体装置进行说明。对相同或者相应的结构要素标注相同的标号，有时省略重复说明。在以下的说明中，n及p表示半导体的导电型，在本发明中，将第1导电型设为n型、第2导电型设为p型而进行说明。能够使导电型逆转。另外，n-表示杂质浓度比n低，n+表示杂质浓度比n高。同样地，p-表示杂质浓度比p低，p+表示杂质浓度比p高。
62.实施方式1.
63.图1是实施方式1涉及的半导体元件100的剖视图。该半导体元件构成绝缘栅型双极晶体管(insulated gate bipolar transistor：以下，简略为igbt)。如图1所示，半导体元件100具有有源沟槽a。有源沟槽a具有沿半导体基板的沟槽7设置的栅极绝缘膜8、与栅极绝缘膜8接触地设置且与栅极电极15连接的有源部29。栅极绝缘膜8例如是氧化膜。沟槽这一说法意味着在半导体基板设置的孔、或者在该孔处形成的构造。
64.在半导体基板设置有2层哑有源沟槽d/a。在半导体基板的沟槽7的内部，2层哑有
源沟槽d/a在上层具有与栅极电极15连接的上层哑部13，在下层具有与栅极电极15连接的下层有源部14。上层哑部13与下层有源部14分别被栅极绝缘膜8覆盖，由此电分离。根据一个例子，上层哑部13与发射极电极1连接。
65.图2是图1中由a-a线示出的包含p型基极层5的深度处的半导体元件100的俯视图。在图2中图示了在图1中未图示的末端区域24和外周区域25。如图2所示，在俯视观察的情况下，有源沟槽a和2层哑有源沟槽d/a以条带状设置。在俯视观察时，在形成有基极层5的区域即单元区域23形成有2层哑有源沟槽d/a和有源沟槽a。根据其它例子，2层哑有源沟槽d/a的平面配置能够设为交叉的网状或者点状的岛状，而非条带状这样的直线。
66.在对半导体元件100进行俯视观察的情况下，能够对单元区域23的一部分提供栅极焊盘。栅极焊盘是与在半导体基板之上形成的栅极电极连接的焊盘。
67.如图1所示，n+型源极层4在有源沟槽a的宽度方向的两侧与栅极绝缘膜8接触地设置。p+型接触层3设置于相邻的沟槽7之间。此外，n+型源极层4和p+型接触层3的配置也可以是沿有源沟槽a的延伸方向而交替地设置的结构。
68.如图1所示，半导体元件具有n-型漂移层9。半导体基板在图1中是从n+型源极层4以及p+型接触层3至p型集电极层11为止的范围。在图1中，将n+型源极层4以及p+型接触层3的纸面上端称为半导体基板的第1主面，将p型集电极层11的纸面下端称为半导体基板的第2主面。半导体基板的第1主面是半导体元件100的正面侧的主面，半导体基板的第2主面是半导体元件100的背面侧的主面。半导体元件100在单元区域即igbt区域，在第1主面和与第1主面相对的第2主面之间具有n-型漂移层9。
69.如图1所示，在igbt区域，在n-型漂移层9的第1主面侧设置有与n-型漂移层9相比n型杂质的浓度高的n型载流子积蓄层6。第1导电型的载流子积蓄层6设置于基极层5与漂移层9之间。n型载流子积蓄层6与源极层4相比第1导电型的杂质浓度低，与漂移层9相比第1导电型的杂质浓度高。通过设置n型载流子积蓄层6，从而能够降低电流流过时的通电损耗。也可以将n型载流子积蓄层6和n-型漂移层9合称为漂移层。此外，半导体元件100也可以是不设置n型载流子积蓄层6而在图1所示的n型载流子积蓄层6的区域也设置有n-型漂移层9的结构。
70.n型载流子积蓄层6是通过以下方式而形成的，即，将n型杂质向构成n-型漂移层9的半导体基板进行离子注入，然后通过退火使注入的n型杂质在n-型漂移层9即半导体基板内扩散。
71.在n型载流子积蓄层6的第1主面侧设置有p型基极层5。p型基极层5与有源沟槽a的栅极绝缘膜8接触。在p型基极层5的第1主面侧与有源沟槽a的栅极绝缘膜8接触地设置有n+型源极层4，在其余区域设置有p+型接触层3。n+型源极层4以及p+型接触层3的上端构成半导体基板的第1主面。此外，p+型接触层3是与p型基极层5相比p型杂质的浓度高的区域，可以在需要对p+型接触层3与p型基极层5进行区分的情况下对它们单独进行称呼。也可以将p+型接触层3和p型基极层5合称为p型基极层。
72.另外，半导体元件100在n-型漂移层9的第2主面侧设置有与n-型漂移层9相比n型杂质的浓度高的n型缓冲层10。n型缓冲层10是为了在半导体元件100为断开状态时抑制从p型基极层5向第2主面侧延伸的耗尽层穿通而设置的。n型缓冲层10例如可以通过注入磷(p)或质子(h+)而形成，也可以通过注入磷(p)及质子(h+)这两者而形成。此外，半导体元件100
也可以是不设置n型缓冲层10而在图1所示的n型缓冲层10的区域也设置有n-型漂移层9的结构。也可以将n型缓冲层10和n-型漂移层9合称为漂移层。
73.半导体元件100在n型缓冲层10的第2主面侧设置有p型集电极层11。即，在n-型漂移层9与第2主面之间设置有p型集电极层11。
74.如图1所示，在半导体元件100形成有从半导体基板的第1主面将p型基极层5贯通而到达n-型漂移层9的沟槽7。通过在沟槽7内隔着栅极绝缘膜8设置有源部29，从而构成有源沟槽a。有源沟槽a的栅极绝缘膜8与p型基极层5以及n+型源极层4接触。如果对有源部29施加栅极驱动电压，则在与有源沟槽a的栅极绝缘膜8接触的p型基极层5形成沟道。
75.其它沟槽7是为了提供2层哑有源沟槽d/a而设置的。通过隔着栅极绝缘膜8设置上层哑部13和下层有源部14，从而构成2层哑有源沟槽d/a。下层有源部14隔着栅极绝缘膜8而与n-型漂移层9相对。上层哑部13隔着栅极绝缘膜8而与p型基极层5相对。如图1所示，在有源沟槽a的有源部29之上设置有层间绝缘膜2。在半导体基板的第1主面的未设置层间绝缘膜2的区域之上以及层间绝缘膜2之上形成有发射极电极1。
76.根据一个例子，如图1所示，下层有源部14的上端比基极层5的下端位于更下方。即，下层有源部14的上端没有到达基极层5。在下层有源部14位于基极层5内的情况下，在导通时由于被注入至p型的基极层5的空穴而使基极层5的电位发生变动，位移电流从基极层5流入至下层有源部14，dv/dt控制性变差。因此，如上述的例子所示，通过使得下层有源部14的上端没有到达基极层5，从而能够抑制向下层有源部14的位移电流的流入。
77.根据其它例子，如图1所示，载流子积蓄层6处的下层有源部14的长度方向长度比漂移层9处的下层有源部14的长度方向长度短。即，与载流子积蓄层6内的下层有源部14的长度相比，漂移层9内的下层有源部14的长度长。如果使载流子积蓄层6过深，则载流子积蓄层6下方的电场变强，耐压下降，因此，在载流子积蓄层6内，使下层有源部14的长度增加是有限度的。因此，通过使漂移层9内的下层有源部14的长度变长，从而耐压下降的不良影响减小，能够增加cgc。
78.如图1所示，发射极电极1与n+型源极层4、p+型接触层3以及上层哑部13欧姆接触，与n+型源极层4、p+型接触层3以及上层哑部13电连接。
79.在图1中，在上层哑部13之上设置有层间绝缘膜2，但也可以不设置该层间绝缘膜2而是在上层哑部13之上直接形成发射极电极1。如图1所示，在将层间绝缘膜2形成于2层哑有源沟槽d/a的上层哑部13之上的情况下，只要在其它剖面中将发射极电极1与上层哑部13电连接即可。
80.根据一个例子，发射极电极1能够由铝硅合金(al-si类合金)等铝合金形成。根据其它例子，发射极电极1能够设为在由铝合金形成的电极之上通过化学镀或电解镀而形成了镀膜的由多层金属膜构成的电极。由化学镀或电解镀形成的镀膜例如可以是镍(ni)镀膜。另外，当存在相邻的层间绝缘膜2之间等的微小且不能通过发射极电极1得到良好的填埋的区域的情况下，也可以将与发射极电极1相比填埋性良好的钨配置于微小的区域，在钨之上设置发射极电极1。
81.也可以在层间绝缘膜2与发射极电极1之间设置阻挡金属。阻挡金属例如可以是包含钛(ti)的导电体，例如可以是氮化钛，可以是将钛与硅(si)合金化的tisi。另外，也可以仅在n+型源极层4等n型的半导体层之上设置阻挡金属。可以将阻挡金属和发射极电极1合
称为发射极电极。
82.在p型集电极层11的第2主面侧设置集电极(collector)电极(electrode)12。集电极电极12形成于半导体基板之下。集电极电极12也可以与发射极电极1同样地，由铝合金、或铝合金和镀膜构成。另外，集电极电极12也可以是与发射极电极1不同的结构。集电极电极12与p型集电极层11欧姆接触，与p型集电极层11电连接。
83.(制造方法)
84.接下来，对实施方式1涉及的半导体元件的制造方法的一个例子进行说明。
85.首先，准备构成n-型漂移层9的半导体基板。半导体基板可以使用例如由fz(floating zone)法制作出的所谓的fz晶片或由mcz(magnetic applied czochralki)法制作出的所谓的mcz晶片，可以是包含n型杂质的n型晶片。半导体基板所包含的n型杂质的浓度是根据制作的半导体装置的耐压而适当选择的，例如就耐压为1200v的半导体装置而言，以构成半导体基板的n-型漂移层9的电阻率为40～120ω
·
cm左右的方式调整n型杂质的浓度。在准备半导体基板的工序中，半导体基板整体成为n-型漂移层9，但从这样的半导体基板的第1主面侧或者第2主面侧注入p型或n型的杂质离子，然后通过热处理等而使杂质离子在半导体基板内扩散，由此形成p型或n型的半导体层，制造半导体元件100。
86.另外，如图2所示的这样，在单元区域23的周围具有成为末端区域24的区域。下面，主要对半导体元件100的单元区域23的结构的制造方法进行说明，半导体元件100的末端区域24可以通过公知的制造方法进行制作。例如，当在末端区域24形成具有p型末端阱层22的flr作为耐压保持构造的情况下，可以在对半导体元件100的单元区域23进行加工之前注入p型杂质离子而形成flr，也可以在将p型杂质向半导体元件100的单元区域23进行离子注入时，同时注入p型杂质离子而形成flr。
87.接下来，从半导体基板的第1主面侧注入磷(p)等n型杂质而形成n型载流子积蓄层6。另外，从半导体基板的第1主面侧注入硼(b)等p型杂质而形成p型基极层5。n型载流子积蓄层6、p型基极层5是通过以下方式而形成的，即，在向半导体基板内注入了杂质离子之后，通过热处理而使杂质离子扩散。n型杂质以及p型杂质是在对半导体基板的第1主面之上实施了掩模处理之后进行离子注入的，因此，选择性地形成于半导体基板的第1主面侧。n型载流子积蓄层6、p型基极层5形成于单元区域23，在末端区域24与p型末端阱层22连接。此外，掩模处理是指将抗蚀层涂敷于半导体基板之上，使用照相制版技术而在抗蚀层的规定的区域形成开口，为了经由开口对半导体基板的规定的区域实施离子注入或实施蚀刻而在半导体基板之上形成掩模的处理。
88.接下来，通过掩模处理在单元区域23的p型基极层5的第1主面侧选择性地注入n型杂质而形成n+型源极层4。注入的n型杂质例如可以是砷(as)或磷(p)。
89.接下来，形成从半导体基板的第1主面侧将p型基极层5以及载流子积蓄层6贯通而到达n-型漂移层9的沟槽7。在单元区域23，将n+型源极层4贯通的沟槽7的侧壁构成n+型源极层4的一部分。沟槽7能够通过以下方式而形成，即，在将sio2等氧化膜堆叠于半导体基板之上后，通过掩模处理而在形成沟槽7的部分的氧化膜形成开口，将形成有开口的氧化膜作为掩模而对半导体基板进行蚀刻。
90.接下来，例如在包含氧的气氛中对半导体基板进行加热，在沟槽7的内壁以及半导体基板的第1主面形成栅极绝缘膜8。在半导体基板的第1主面形成的栅极绝缘膜8在之后的
工序中被去除。
91.接下来，在内壁形成有栅极绝缘膜8的沟槽7内通过cvd(chemical vapor deposition)等而堆叠被掺杂了n型或p型杂质的多晶硅。
92.接下来，通过掩模处理而形成将2层哑有源沟槽d/a部分进行了开口的掩模，至所期望的深度为止对2层哑有源沟槽d/a内的多晶硅进行蚀刻，形成下层有源部14。
93.接下来，在例如在包含氧的气氛中对半导体基板进行加热而在2层哑有源沟槽d/a的内壁以及下层有源部14的上部形成了栅极绝缘膜8之后，通过cvd等堆叠被掺杂了n型或p型杂质的多晶硅，形成上层哑部13。
94.接下来，在将层间绝缘膜2形成于单元区域23的有源沟槽a以及2层哑有源沟槽d/a之上后，将在半导体基板的第1主面形成的栅极绝缘膜去除。层间绝缘膜2例如可以是sio2。并且，通过掩模处理而在所堆叠的层间绝缘膜2形成接触孔。接触孔形成于n+型源极层4之上、p+型接触层3之上。
95.接下来，例如可以通过溅射或蒸镀等pvd使铝硅合金(al-si类合金)堆叠而形成半导体基板的第1主面以及层间绝缘膜2之上的发射极电极1。另外，也可以在形成的铝硅合金之上通过化学镀或电解镀而进一步形成镍合金(ni合金)作为发射极电极1。如果通过镀敷而形成发射极电极1，则能够容易地形成厚的金属膜作为发射极电极1，因而，能够使发射极电极1的热容增加而提高耐热性。此外，当在通过pvd而形成了由铝硅合金构成的发射极电极1之后，通过镀敷处理而进一步形成镍合金的情况下，用于形成镍合金的镀敷处理也可以在进行了半导体基板的第2主面侧的加工之后实施。
96.接下来，对半导体基板的第2主面侧进行磨削，将半导体基板薄化为所设计的规定的厚度。磨削后的半导体基板的厚度例如可以是80μm～200μm。
97.接下来，从半导体基板的第2主面侧注入n型杂质而形成n型缓冲层10。然后，从半导体基板的第2主面侧注入p型杂质而形成p型集电极层11。n型缓冲层10例如可以通过注入磷(p)离子而形成。另外，可以通过注入质子(h+)而形成。并且，可以通过注入质子和磷这两者而形成。质子能够以较低的加速能量从半导体基板的第2主面注入至深的位置。另外，能够通过改变加速能量而较容易地变更质子的注入深度。因此，在由质子形成n型缓冲层10时，如果一边变更加速能量一边进行多次注入，则与由磷形成相比，能够在半导体基板的厚度方向上形成宽度宽的n型缓冲层10。另外，磷与质子相比，能够提高作为n型杂质的激活率，因而通过由磷形成n型缓冲层10，从而即使是薄化的半导体基板，也能够更可靠地抑制耗尽层穿通。为了将半导体基板进一步薄化，优选注入质子和磷这两者而形成n型缓冲层10，此时，质子与磷相比被从第2主面注入至更深的位置。
98.p型集电极层11例如可以通过注入硼(b)而形成。通过在从半导体基板的第2主面侧进行了离子注入之后，对第2主面照射激光而进行激光退火，从而将注入的硼激活而形成p型集电极层11。此时，被从半导体基板的第2主面注入至较浅位置的用于n型缓冲层10的磷也同时被激活。另一方面，质子在380℃～420℃这样的较低的退火温度下被激活，因而，在注入了质子之后，在除了用于质子的激活的工序以外，需要留意半导体基板整体不会成为比380℃～420℃高的温度。激光退火能够仅使半导体基板的第2主面附近成为高温，因此，即使是在注入了质子之后，也能够用于n型杂质或p型杂质的激活。
99.接下来，在半导体基板的第2主面之上形成集电极电极12。集电极电极12可以是通
过溅射或蒸镀等pvd使铝硅合金(al-si类合金)或钛(ti)等堆叠而形成的，也可以是使铝硅合金、钛、镍或金等多种金属层叠而形成的。并且，也可以在通过pvd形成的金属膜之上通过化学镀或电解镀而进一步形成金属膜作为集电极电极12。
100.通过以上这样的工序而制作半导体元件100。在1片n型晶片以矩阵状制作多个半导体元件100，因而通过使用激光切割或刀具切割将晶片切割为单个的半导体元件100而完成半导体元件100。
101.(动作)
102.本技术发明人发现：为了抑制续流二极管的恢复dv/dt依赖于半导体元件的集电极电流这一情况，增大将半导体元件的栅极电极-集电极电极间电容(cgc)除以栅极电极-发射极电极间电容(cge)而得到的值(cgc/cge)是有效的。更具体而言，通过使半导体元件的cgc变大，从而能够抑制低电流时的恢复dv/dt的增加。另外，通过减小半导体元件的cge，从而能够使大电流时(额定电流时)的恢复dv/dt增加。通过使cgc/cge的值增大，从而能够缩短通断时间而降低导通损耗。实施方式1涉及的半导体元件是基于该发现而制造出来的。
103.首先，对有源沟槽a中的cgc和cge的产生部位简单进行说明。cgc的产生部位是有源沟槽a和与发射极电极1连接的p型基极层5接触的区域。cge的产生部位是有源沟槽a与n-型漂移层9以及n型载流子积蓄层6接触的区域。
104.即，为了不增加cge而仅使cgc变大，只要不使有源沟槽a和与发射极电极1连接的p型基极层5接触的区域增加，而仅使有源沟槽a的与n-型漂移层9接触的区域增加即可。
105.接下来，对2层哑有源沟槽d/a的情况进行说明。2层哑有源沟槽d/a的与p型基极层5接触的区域即上层哑部13与发射极电极1连接，因此不产生cge。与n-型漂移层9接触的区域即下层有源部14与栅极电极15连接，因此产生cgc。例如，使下层有源部14的长度方向长度比上层哑部13的长度方向长度长有助于使cgc变大。
106.在实施方式1中，采用了2层哑有源沟槽d/a，因而，如果与没有2层哑有源沟槽d/a的半导体元件相比，能够增加cgc。因此，能够增加cgc/cge的比值。因此，能够抑制续流二极管的恢复dv/dt依赖于半导体元件的集电极电流这一情况。
107.(变形例1)
108.在实施方式1中，将2层哑有源沟槽d/a形成于单元区域23，但也可以在单元区域23以外形成2层哑有源沟槽d/a。图3是变形例涉及的半导体元件的剖视图。也可以将图3所示的2层哑有源沟槽d/a形成于单元区域23以外。图4是表示2层哑有源沟槽d/a的配置例的俯视图。在图4中图示出2层哑有源沟槽d/a形成于末端区域24和外周区域25。末端区域24是在俯视观察时将单元区域23包围的区域。外周区域25是将末端区域24包围的区域。2层哑有源沟槽d/a也可以形成于单元区域23中的栅极焊盘区域。图4中的2层哑有源沟槽d/a呈方形，但也可以将其设为直线图案的条带状、交叉图案的网状、或点图案的岛状。
109.作为本变形例的特有的效果，由于未将2层哑有源沟槽d/a配置于单元区域23，因此能够增加单元区域23的有源沟槽a的密度而提高沟道密度，所以能够提高通电能力。
110.(变形例2)
111.从之前的说明中可以明确，为了增加cgc而加深沟槽7的深度，增加有源沟槽a以及2层哑有源沟槽d/a的与n-型漂移层9接触的区域是有效的。
112.图5是变形例2涉及的半导体元件的剖视图。下层有源部14的沟槽深度方向上的长
度la比上层哑部13的同方向上的长度ld长。即，la＞ld。并且，根据一个例子，下层有源部14的长度方向长度la比下层有源部14的横向的宽度wa大，由此，实现la＞wa。
113.通过使下层有源部14的长度la比上层哑部13的长度ld长，从而能够特别地使在下层有源部14处产生的cgc变大。另外，通过使下层有源部14的长度la比下层有源部14的横向的宽度wa大，从而能够高效地使cgc进一步增大。这是由于，沟槽7底面与漂移层9接触的面为1个，与此相对，沟槽7侧壁与漂移层9接触的面为2个，因此，该侧壁的面积增加会使cgc高效地增加。即，如果提高下层有源部14的长宽比，则能够高效地使cgc变大。
114.通过增加下层有源部14的长度，从而能够使下层有源部14的下端的位置远离容易电场集中的n型载流子积蓄层6或容易穿通的p型基极层5。由此，能够提高作为耐压保持的场板的效果。
115.根据其它例子，如图6所示，也可以使下层有源部14的长度la比上层哑部的长度lb短。在这种情况下成为la＜ld。通过缩短下层有源部14的长度la，从而在下层有源部14处产生的cgc减小，但能够缩短用于形成沟槽7的蚀刻时间，能够降低工艺成本。
116.(变形例3)
117.为了使cgc/cge的比值增加，减小cge也是有效的。从之前的说明中可以明确，为了减小cge，减小有源沟槽a的与p型基极层5接触的区域是有效的。
118.图7是变形例3涉及的半导体元件的剖视图。该半导体元件的下层有源部的长度方向长度la比p型基极层5的厚度lp大。即，la＞lp。通过减小p型基极层5的厚度lp，从而能够减小在有源沟槽a处产生的cge。并且，通过增加下层有源部14的长度la，从而能够使在下层有源部14处产生的cgc变大。因此，能够进一步使cgc/cge的比值变大。
119.(变形例4)
120.图8、9是变形例4涉及的半导体元件的剖视图。下层有源部14的上端位于基极层5之中。在图8的例子中，下层有源部14的上端位置与基极层5的下端位置为相同的高度。在图9的例子中，下层有源部14的上端位置比基极层5的下端位置高。
121.如图1所示，在下层有源部14的上端位置比p型基极层5的下端位置低的情况下，在下层有源部14的上方产生下层有源部14不与n-型漂移层9或n型载流子积蓄层6接触的区域，在该区域不产生cgc。与此相对，如图8、9所示，如果防止在下层有源部14的上方形成下层有源部14不与n-型漂移层9或n型载流子积蓄层6接触的区域，则能够增加cgc。
122.(变形例5)
123.在图1中，下层有源部14的上端位置比p型基极层5的下端更靠下，但也可以使下层有源部14的上端的位置更低。例如，能够使下层有源部14的上端位置比n型载流子积蓄层6的浓度峰值位置低。根据其它例子，如图10所示的这样，能够使下层有源部14的上端位置比n型载流子积蓄层6的下端更靠下。
124.在导通时从背面注入的空穴改变p型基极层5的电位，由此，由于从p型基极层5流向下层有源部14的位移电流而产生栅极电位的振荡，dv/dt的控制性变差。特别是在p型基极层5为浮置的情况下和下层有源部14与p型基极层5的距离近的情况下，该现象变得显著。因此，如上所述，通过使下层有源部14远离p型基极层5，从而能够抑制栅极的振荡等危害。
125.关于以下的实施方式涉及的半导体元件和半导体装置，主要对与实施方式1之间的不同点进行说明。
126.实施方式2.
127.实施方式2涉及的半导体元件是将2层哑有源d/a的上层哑部的材料由多晶硅变更为其它材料的半导体元件。图11是实施方式2涉及的半导体元件的剖视图。该半导体元件具有氧化物16作为上层哑部。根据一个例子，氧化物16能够设为与层间绝缘膜2相同的材料。将具有氧化物16和下层有源部14的沟槽称为2层氧化物有源沟槽o/a。
128.图12是其它例子涉及的半导体元件的剖视图。在图12的例子中，具有金属17作为上层哑部。该金属17能够以与发射极电极1相同的材料作为发射极电极1的一部分而形成。将具有金属17和下层有源部14的沟槽称为2层金属有源沟槽m/a。
129.(2层氧化物有源沟槽o/a的制造方法)
130.首先，以与实施方式1相同的方式，通过掩模处理将2层有源沟槽内的多晶硅蚀刻至所期望的深度，形成下层有源部14。接下来，将层间绝缘膜堆叠于有源沟槽a之上以及下层有源部14之上。由此，形成2层氧化膜有源沟槽o/a的氧化物16。
131.(2层金属有源沟槽m/a的制造方法)
132.至形成下层有源部14为止与2层氧化物有源沟槽o/a的制造方法相同。为了形成2层金属有源沟槽m/a，通过减少上述的层间绝缘膜的堆叠量，在其上填埋金属而形成金属17。
133.2层氧化物有源沟槽o/a或2层金属有源沟槽m/a的制造工艺能够省略在2层哑有源沟槽d/a的制造工艺中所需的以下的工序。
134.·
在2层哑有源沟槽d/a的内壁以及下层有源部14的上部形成栅极绝缘膜8的工序。
135.·
通过cvd等堆叠被掺杂了n型或p型杂质的多晶硅而形成上层哑部13的工序。
136.(变形例1)
137.图13是变形例1涉及的半导体元件的剖视图。上层哑部即金属17与基极层5接触。换言之，在金属17与基极层5之间不存在栅极绝缘膜。根据其它例子，也可以将图1的上层哑部13与p型基极层5之间的栅极绝缘膜去除而使它们接触。
138.这样，p型基极层5也可以经由上层哑部13或金属17而与发射极电极1电连接。另外，p型基极层5也可以与上层哑部13或金属17欧姆接触或肖特基接触。由此，在截止时空穴从p型基极层5经由上层哑部13或金属17而向发射极电极1排出，因此能够减少成为闩锁破坏的原因的源极层4下方的空穴量。因此，闩锁破坏耐量提高。
139.实施方式3.
140.在本实施方式中，对在相邻的有源沟槽a与上层哑部13之间产生的耦合电容即cge的减小进行叙述。首先，简单地对有源沟槽a和上层哑部13进行说明。发明人发现：在图1所示这样的有源沟槽a与2层哑有源沟槽d/a的上层哑部13相邻的沟槽配置的情况下，呈发射极电位的上层哑部13与呈栅极电位的有源沟槽a相邻地配置，因此，在有源沟槽a与上层哑部13之间作为耦合电容而产生cge。此外，该现象在上层哑部13和与发射极电极1电连接的p型基极层5相对的区域影响小，但特别地，在上层哑部13与n-型漂移层9以及n型载流子积蓄层6相对的情况下，影响变大。实施方式3涉及的半导体元件是基于该发现而制造出来的。
141.图14是实施方式3涉及的半导体元件的剖视图。在这个例子中，将大于或等于2个有源沟槽a并排的第1构造和将大于或等于2个2层哑有源沟槽d/a并排的第2构造交替地设
置。通过将有源沟槽a彼此捆绑地配置、将2层哑有源沟槽d/a彼此捆绑地配置，从而与1个有源沟槽a和1个2层哑有源沟槽d/a交替地设置的情况相比，有源沟槽a与2层哑有源沟槽d/a相邻的密度减小。
142.由此，能够一边维持cgc一边减小有源沟槽a与2层哑有源沟槽d/a之间的耦合电容cge。作为更优选的例子，能够交替地设置将大于或等于3个有源沟槽a并排的第1构造和将大于或等于3个2层哑有源沟槽d/a并排的第2构造。由此，形成不与2层哑有源沟槽d/a相邻的有源沟槽a，所以能够特别地减小cge。
143.图15是其它例子涉及的半导体元件的剖视图。在这个例子中，2层哑有源沟槽d/a的数量比有源沟槽a的数量多。2层哑有源沟槽d/a的数量越多，则cge产生比率越高，由上述连续配置实现的cge减小效果越大。
144.(变形例1)
145.图16是变形例1涉及的半导体元件的剖视图。该半导体元件具有哑沟槽d。哑沟槽d与发射极电极1电连接。能够通过使哑沟槽d占全部沟槽的比率变化而实现栅极电容的调整。但是，在哑沟槽d与下层有源部14之间作为耦合电容而产生cge。
146.(变形例2)
147.图17是变形例2涉及的半导体元件的剖视图。该半导体元件具有将大于或等于1个有源沟槽并排的第1构造、将大于或等于2个2层哑有源沟槽d/a并排的第2构造、将大于或等于1个哑沟槽并排的第3构造。并且，第2构造被2个第3构造夹着。
148.这样，通过将2层哑有源沟槽d/a连续配置，从而能够减小在下层有源部14与哑沟槽d之间产生的cge。因此，能够提高cgc/cge的比值。但是，在哑沟槽d与下层有源部14之间作为耦合电容而产生cge。
149.(变形例3)
150.图18是变形例3涉及的半导体元件的剖视图。该半导体元件具有将大于或等于1个有源沟槽a并排的第1构造、将大于或等于1个2层哑有源沟槽d/a并排的第2构造、将大于或等于1个哑沟槽并排的第3构造。并且，第2构造被第1构造和第3构造夹着。
151.通过将有源沟槽a和2层哑有源沟槽d/a连续配置，将哑沟槽d彼此连续配置，从而能够减小在下层有源部14与哑沟槽d之间产生的cge和在有源沟槽a与哑沟槽d之间产生的cge。因此，能够进一步提高cgc/cge的比值。
152.(变形例4)
153.图19是变形例4涉及的半导体元件的剖视图。上层哑部13f不与发射极电极1连接，成为浮置电位。将具有上层哑部13和下层有源部14的沟槽称为2层浮置有源沟槽f/a。
154.通过提供浮置电位的上层哑部13f，从而能够削减在有源沟槽a与2层哑有源沟槽d/a的上层哑部13之间产生的cge。因此，能够进一步提高cgc/cge的比值。
155.(变形例5)
156.图20是变形例5涉及的半导体元件的剖视图。该半导体元件具有上层哑部13与发射极电极1连接的第1沟槽和上层哑部13f成为浮置电位的第2沟槽作为2层哑有源沟槽。图20的2层哑有源沟槽d/a是第1沟槽，2层浮置有源沟槽f/a是第2沟槽。第2沟槽被第1沟槽和有源沟槽a夹着。
157.图21是将图20的2层哑有源沟槽d/a置换为哑沟槽d的半导体元件。在这种情况下，
2层浮置有源沟槽f/a被哑沟槽d和有源沟槽a夹着。
158.根据图20的结构，能够削减在有源沟槽a与2层哑有源沟槽d/a的上层哑部13之间产生的cge。根据图21的结构，能够削减在有源沟槽a与哑沟槽d之间产生的cge。因此，无论哪个结构，都能够进一步提高cgc/cge的比值。
159.(变形例6)
160.图22是变形例6涉及的半导体元件的剖视图。就该半导体元件而言，将大于或等于2个2层哑有源沟槽d/a并排的第1构造与将大于或等于2个有源沟槽a并排的第2构造之间的距离比2个2层哑有源沟槽d/a之间的距离大，并且，比2个有源沟槽a之间的距离大。在图22中图示了有源沟槽a与2层哑有源沟槽d/a的间隔lpad/a比有源沟槽a与其它有源沟槽a的间隔lpa大，并且比2层哑有源沟槽d/a与其它2层哑有源沟槽d/a的间隔lpd/a大的情况。即，lpad/a＞lpa、lpd/a。
161.这样，通过增加有源沟槽a与2层哑有源沟槽d/a之间的距离，从而在有源沟槽a与2层哑有源沟槽d/a的上层哑部13处产生的耦合电容即cge变小。因此，能够进一步提高cgc/cge的比值。
162.(变形例7)
163.图23是变形例7涉及的半导体元件的剖视图。该半导体元件具有将大于或等于2个有源沟槽a并排的第1构造、与第1构造相邻且将大于或等于2个2层哑有源沟槽d/a并排的第2构造、与第2构造相邻的哑沟槽d。并且，第2构造与哑沟槽d的距离比2个有源沟槽a的距离、第1构造与第2构造的距离或2个2层哑有源沟槽d/a的距离大。
164.在图23中图示了2层哑有源沟槽d/a与哑沟槽d的间隔lpd/ad比有源沟槽a与其它有源沟槽a的间隔lpa以及2层哑有源沟槽d/a与其它2层哑有源沟槽d/a的间隔lpd/a大的情况。即，lpd/ad＞lpa、lpd/a。
165.这样，通过增加2层哑有源沟槽d/a与哑沟槽d之间的距离，从而在2层哑有源沟槽d/a的下层有源部14与哑沟槽d之间产生的耦合电容即cge变小。因此，能够进一步提高cgc/cge的比值。
166.实施方式4.
167.图24a是实施方式4涉及的半导体元件的剖视图。大于或等于2个2层哑有源沟槽d/a相邻地设置。基极层5中的与有源沟槽a相邻的部分与发射极电极1连接。另一方面，基极层5中的被2个2层哑有源沟槽d/a夹着的部分不与发射极电极1连接。基极层5中的被2个2层哑有源沟槽d/a夹着的部分能够成为浮置电位或在其它剖面中经由高阻值的电阻而与发射极电极1电连接。
168.能够将图24a的2层哑有源沟槽d/a的至少1者置换为哑沟槽d。在这种情况下，基极层5中的被2个哑沟槽d夹着的部分或被哑沟槽d与2层哑有源沟槽d/a夹着的部分可以是，不与发射极电极1连接而成为浮置电位，或在其它剖面中经由高阻值的电阻而与发射极电极1电连接。
169.图25是其它例子涉及的半导体元件的剖视图。基极层5中的与2个有源沟槽a相邻的部分与发射极电极1连接。另一方面，基极层5中的与2层哑有源沟槽d/a相邻的部分不与发射极电极1连接。因此，基极层5中的被2层哑有源沟槽d/a夹着的部分以及与有源沟槽a和2层哑有源沟槽d/a这两者相邻的部分不与发射极电极1连接。基极层5中的不与发射极电极
1连接的部分能够成为浮置电位或在其它剖面中经由高阻值的电阻而与发射极电极1电连接。
170.根据这些结构，能够减小与供空穴排出的发射极电极1连接的p型基极层5的比率。如果空穴难以向发射极电极1排出，则漂移层9内的空穴积蓄量增大，能够降低促进传导率调制的接通电压。并且，来自呈浮置状态的p型基极层5的位移电流流入至不与栅极电极15连接的上层哑部13，排出至发射极电极1。因此，能够抑制通常担忧的事项即位移电流从浮置的p型基极层5经由有源沟槽而流入至栅极电极，栅极电位发生振荡这一现象。
171.(变形例1)
172.图24b是变形例1涉及的半导体元件的剖视图。基极层5中的被2个2层哑有源沟槽d/a夹着的部分与发射极电极1连接。
173.(变形例2)
174.图24c是变形例2涉及的半导体元件的剖视图。通过设置多个2层哑有源沟槽d/a，基极层5被分割为多个基极部分。并且，该多个基极部分包含与发射极电极1连接的基极部分5a和不与发射极电极1连接的基极部分5b。
175.(变形例3)
176.图24d是变形例3涉及的半导体元件的剖视图。该半导体元件具有至少2个哑沟槽d。并且，基极层5中的被2个哑沟槽d夹着的部分不与发射极电极1连接，基极层5中的被2个2层哑有源沟槽d/a夹着的部分与发射极电极1连接。
177.变形例1-3是将被2个2层哑有源沟槽d/a夹着的基极层5中的至少一部分与发射极电极1连接。在截止时，在2层哑有源沟槽d/a的下层有源部14的周围形成反转层，其作为空穴排出路径而起作用。通过将被夹在2层哑有源沟槽d/a之间的p型基极层5与发射极电极1连接，从而能够将沿下层有源部14流动的空穴排出而降低截止损耗。通过使p型基极层5局部地浮置，从而能够积蓄载流子而降低接通电压，并且由接地的p型基极层5将载流子排出，降低截止损耗。并且，在存在2层哑有源沟槽d/a的部位处空穴排出路径的效果高，因此，通过将哑沟槽d之间的p型基极层5设为浮置而对载流子进行积蓄，从而能够降低接通电压，并且，通过使2层哑有源沟槽d/a之间的p型基极层5接地，由此能够降低截止损耗。
178.实施方式5.
179.图26是实施方式5涉及的半导体元件的剖视图。该半导体元件具有2层有源沟槽a/a和2层哑沟槽d/d。2层有源沟槽a/a是有源部被隔着中间绝缘膜30a而截断为上下2个部分。2层哑沟槽d/d是哑沟槽被隔着中间绝缘膜30a截断为上下2个部分。中间绝缘膜30a与将2层哑有源沟槽d/a的上层哑部13和下层有源部14隔开的绝缘膜同样地，例如是氧化膜。
180.图27是其它例子涉及的半导体元件的剖视图。2层有源沟槽a/a的有源部中的比中间绝缘膜30a更靠上侧的部分被第1绝缘膜30a覆盖，该有源部中的比中间绝缘膜30a更靠下侧的部分被第2绝缘膜30b覆盖。并且，第1绝缘膜30a比第2绝缘膜30b厚。
181.通过使第1绝缘膜30a比第2绝缘膜30b厚，从而在2层有源沟槽a/a的上层有源部18处产生的cge变小，在下层有源部14处产生cgc。因此，能够进一步使cgc/cge的比值变大。
182.(变形例1)
183.图28是变形例1涉及的半导体元件的剖视图。该半导体元件具有将有源部中的比中间绝缘膜30a更靠上侧的部分覆盖的第1绝缘膜30a和将有源部中的比中间绝缘膜30a更
靠下侧的部分覆盖的第2绝缘膜30b。第2绝缘膜30b的侧壁部分和底部分比第1绝缘膜30a厚。并且，该半导体元件具有将上层哑部13覆盖的第3绝缘膜31a。将下层有源部14覆盖的绝缘膜的侧壁部分和底部分比第3绝缘膜31a厚。
184.这样，就2层有源沟槽a/a和2层哑有源沟槽d/a而言，在下层有源部14的沟槽7侧壁以及沟槽7底部形成的栅极绝缘膜8的厚度比将上层有源部18或上层哑部13覆盖的栅极氧化膜厚。
185.根据其它例子，也可以使下层有源部14的沟槽7的侧壁的栅极绝缘膜8与上层有源部18的栅极绝缘膜8的厚度相同或比上层有源部18的栅极绝缘膜8薄，使cgc变大，使下层有源部14的沟槽7的底部以及底部角部的栅极绝缘膜8比上层有源部18的栅极绝缘膜8的厚度薄，抑制向沟槽底部的电场集中时的栅极特性劣化。
186.通过增加在2层有源沟槽a/a的下层有源部14的沟槽侧壁以及沟槽底部形成的栅极绝缘膜8的厚度，从而能够抑制由于在截止时在沟槽底部发生电场集中而产生的动态雪崩所引起的向下层有源部14的热载流子注入所导致的栅极特性劣化。
187.(变形例2)
188.图29是变形例2涉及的半导体元件的剖视图。该半导体元件具有3层沟槽。在半导体基板的沟槽的内部，3层沟槽在上层具有与发射极电极连接的第1哑部161，在中层具有与栅极电极连接的有源部14，在下层具有与发射极电极连接的第2哑部19。第1哑部161、有源部14和第2哑部19例如通过沟槽7内部的多晶硅而绝缘。
189.通过将3层沟槽的下层部设为哑电位的第2哑部19，从而由动态雪崩产生的热载流子被注入至未与栅极电极15电连接的第2哑部19而非有源部14。因此，能够抑制栅极特性的劣化。另外，由于具有有源部14，因此能够实现与实施方式1相同的效果。
190.实施方式6.
191.作为兼顾实现接通电阻的降低和通断损耗的降低这两者的方法，提出了双栅极驱动。双栅极驱动是通过将栅极的驱动系统设为2个系统，改变2个栅极的驱动定时(timing)，从而缩短igbt的通断时间，降低通断损耗的技术。具体地说，是通过在截止前将1个系统的栅极断开，将沟道关闭，从而在切断前减少漂移层内的载流子的技术。因此，能够同时实现接通电阻的降低和通断损耗的降低这两者。在本实施方式中，提出了与双栅极驱动相关的半导体元件。
192.图30是实施方式6涉及的半导体元件的剖视图。栅极电极具有第1栅极电极15和与第1栅极电极15不同系统的第2栅极电极20。有源部29与第1栅极电极15连接，下层有源部142与第2栅极电极20连接。
193.图33是表示3相逆变器电路的结构例的图。该逆变器电路具有p侧半导体元件t1、t3、t5和n侧半导体元件t2、t4、t6。根据一个例子，图30的半导体元件能够作为p侧半导体元件t1、t3、t5和n侧半导体元件t2、t4、t6中的任意1者而提供。
194.根据一个例子，在将半导体元件从接通状态向断开状态转换时，在对第2栅极电极20施加了小于或等于阈值电压的电压(断开)之后，对第1栅极电极15施加小于或等于阈值电压的电压。由此，能够在截止前以下层有源部142的cgc的量而使cgc变小，因此，对栅极电极15施加小于或等于阈值电压的电压的截止时的cgc仅成为在有源沟槽a寄生的cgc。由此，通断时间变短，因而能够降低截止损耗。
195.此外，通过使在导通时对第1栅极电极15和第2栅极电极20施加大于或等于阈值电压的电压(接通)的定时相同，从而在导通时无需减小cgc就能够进行通断，因此，能够实现与在实施方式1中说明过的目的、效果相同的目的、效果。
196.(变形例1)
197.图31是变形例1涉及的半导体元件的剖视图。作为栅极电极，具有第1栅极电极15和与第1栅极电极15不同系统的第2栅极电极20。有源沟槽a具有第1有源沟槽a1和第2有源沟槽a2。并且，第1有源沟槽a1的有源部与第1栅极电极15连接，第2有源沟槽a2的有源部和下层有源部142与第2栅极电极20连接。
198.图32是其它例子涉及的半导体元件的剖视图。有源沟槽a的有源部中的比中间绝缘膜靠上的部分与第1栅极电极15连接，该有源部中的比中间绝缘膜靠下的部分与第2栅极电极20连接。关于有源沟槽a2的有源部，比中间绝缘膜靠上的部分和比中间绝缘膜靠下的部分都与第2栅极电极20连接。根据图32的结构，能够使上层的有源部的沟道形成部分与下层的有源部14的cgc部分的功能分离而分别在最适当的定时进行通断。
199.通过在半导体元件的截止前将第2栅极电极20断开，从而能够使下层的有源部142的cgc变小。并且，通过将一部分的有源沟槽a与第2栅极电极20连接，从而能够将与第2栅极电极连接的有源沟槽a2或下层的有源部142在使与第1栅极电极连接的有源部的沟道截止之前切断。由此，能够减少漂移层9内的载流子，能够降低截止损耗。
200.(变形例2)
201.在实施方式6中对导通时的第2栅极电极20的动作未特别进行限定，但也可以仅在低电流的导通时对第2栅极电极20施加大于或等于阈值电压的电压(接通)。根据一个例子，也可以仅在电流值变为小于或等于额定电流的20％的情况下，在导通时将第2栅极电极20接通。
202.在图33中示出了集电极与电源的高电位侧连接的第1半导体元件t1、t3、t5，以及发射极与电源的低电位侧连接、集电极与第1半导体元件t1、t3、t5的发射极连接的第2半导体元件t2、t4、t6。作为第2半导体元件t2、t4、t6，能够采用图30-32中的任一者所记载的半导体元件。根据一个例子，第2半导体元件t2、t4、t6中的任一者由图31、32所示的栅极驱动电路40进行控制。栅极驱动电路40通过不同系统对第1栅极电极15和第2栅极电极20施加栅极电压。并且，栅极驱动电路在第1半导体元件的集电极电流大于预先确定的值时对第1栅极电极15施加大于或等于阈值的电压但不对第2栅极电极20施加大于或等于阈值的电压，在第1半导体元件的集电极电流小于预先确定的值时对第1栅极电极15和第2栅极电极20施加大于或等于阈值的电压。集电极电流的“预先确定的值”是指低电流时的值，在低电流时二极管的恢复dv/dt比额定电流时的恢复dv/dt大。该情况例如在图34中示出。并且，为了使低电流时的恢复dv/dt变小，需要使cgc变大，因而对第1栅极电极15和第2栅极电极20施加大于或等于阈值的电压，由于在额定电流时原本dv/dt就小，因此不需要使cgc变大，对第1栅极电极15施加大于或等于阈值的电压但不对第2栅极电极20施加大于或等于阈值的电压。
203.通过这样进行控制，从而在低电流的导通时，将第2栅极电极20接通，因此能够使cgc变大而降低低电流时的dv/dt。在额定电流时，由于第2栅极电极20不接通，因此cgc变小、通断时间变短，能够使dv/dt变大。其结果，能够减小dv/dt的电流依赖性。
204.实施方式7.
205.图35是实施方式7涉及的半导体元件的剖视图。该半导体元件是具有上述技术特征的rc-igbt(reverse conducting igbt)。该半导体元件在左侧具备具有p型集电极层11的igbt区域，在右侧具备具有n型阴极层21的二极管区域。根据一个例子，提供多个2层哑有源沟槽d/a，与igbt区域相比在二极管区域设置更多2层哑有源沟槽d/a。
206.通过使在igbt区域配置的2层哑有源沟槽d/a的比率比在二极管区域配置的2层哑有源沟槽d/a小，从而能够增加igbt区域的有源沟槽a密度而提高沟道密度。由此，能够提高通电能力。
207.(变形例1)
208.图36是变形例1涉及的半导体元件的剖视图。图36的半导体元件通过具有igbt区域和二极管区域而构成rc-igbt。在二极管区域提供多个2层哑有源沟槽d/a。在igbt区域提供多个2层有源哑沟槽a/d。在半导体基板的沟槽的内部，2层有源哑沟槽a/d在上层具有与栅极电极连接的上层有源部18，在下层具有不与栅极电极连接且被绝缘膜即栅极绝缘膜8覆盖的下层哑部39。
209.由于通过截止时的动态雪崩而向igbt区域的沟槽底部的栅极氧化膜的热载流子注入，所以栅极特性变差。通过将igbt区域的沟槽设为2层有源哑沟槽a/d，从而下层变为哑部，因此即使通过动态雪崩而注入热载流子，栅极特性也不会变差。并且，用于降低导通损耗的cgc由于在二极管区域设置的2层哑有源沟槽d/a而增加。由此，能够兼顾抑制由动态雪崩引起的栅极特性劣化和降低导通损耗这两者。
210.实施方式8.
211.图37是实施方式8涉及的半导体元件的剖视图。大于或等于2个2层哑有源沟槽d/a并排地设置，2个2层哑有源沟槽d/a的间隔比有源沟槽和与有源沟槽相邻的沟槽之间的间隔小。作为“与有源沟槽相邻的沟槽”，在图37中图示了2层哑有源沟槽d/a，但“与有源沟槽相邻的沟槽”也可以是有源沟槽，还可以是哑沟槽。
212.这样，实施方式8涉及的半导体元件在以相同单元间距来观察时，2层哑有源沟槽d/a的密度高，因而2层哑有源沟槽d/a的下层有源部14与漂移层9相对的表面积增加。因此，能够增加cgc。
213.(变形例1)
214.图38是变形例1涉及的半导体元件的剖视图。2层哑有源沟槽d/a的宽度比有源沟槽a的宽度小。根据其它例子，2层哑有源沟槽d/a的宽度比哑沟槽的宽度小。根据一个例子，从图38可知，相邻的2层哑有源沟槽d/a间的间距比有源沟槽a与2层哑有源沟槽d/a间的间距短。这样，通过减小2层哑有源沟槽d/a的宽度，从而在以相同单元间距来观察时，能够提高2层哑有源沟槽d/a的密度。因此，2层哑有源沟槽d/a的表面积增加，能够增加cgc。
215.(变形例2)
216.图39-41是表示变形例2涉及的半导体元件的图。图39是剖视图，图40是沿图39的z-z线的剖视图。2层哑有源沟槽d/a在俯视观察时具有分支的形状。在图40中图示了2层哑有源沟槽d/a在俯视观察时被分支为3个部分的情况。
217.图41是其它例子涉及的2层哑有源沟槽d/a的俯视图。图41相当于沿图39的z-z线的位置处的剖视图。在图41的例子中，2层哑有源沟槽d/a的宽度大致恒定，具有在俯视观察
时形成为环状的部分。在被2层哑有源沟槽d/a的环状部分包围的位置存在漂移层9。如果使用其它表达方式，则2层哑有源沟槽d/a整体的宽度大致恒定，但具有通过使一部分形成得细而分支的部分。根据一个例子，形成得细的部分能够设置于2层哑有源沟槽d/a的中央部。
218.根据参照图39-41而说明过的结构，能够通过使2层哑有源沟槽d/a的一部分进行分支而增大2层哑有源沟槽d/a的表面积。因此，能够增加cgc。
219.(变形例3)
220.图42是表示变形例3涉及的半导体元件的图。2层哑有源沟槽d/a具有主体部14a和在俯视观察时向与主体部14a的长度方向垂直的方向凸出的凸出部14b。在图42中图示了在主体部14a的左右设置有多个凸出部14b的情况。
221.图43是其它例子涉及的2层哑有源沟槽d/a的俯视图。2层哑有源沟槽d/a具有主体部14a和在俯视观察时向与主体部14a的长度方向垂直的方向凹陷的凹陷部14c。
222.这样，通过设置凸出部14b或凹陷部14c，从而与不设置它们中的某一者的情况相比，能够增加2层哑有源沟槽d/a的表面积。因此，能够增加cgc。
223.根据一个例子，为了增加2层哑有源沟槽d/a的表面积，能够将凸出部14b或凹陷部14c微细化。例如，如图42所示，在俯视观察时，能够使凸出部14b的宽度w1比主体部14a的宽度w2小。另外，如图43所示，在俯视观察时，能够使凹陷部14c的宽度w1比主体部14a的宽度w2小。并且，也能够使形成有多个的凸出部14b的间隔比2层哑有源沟槽d/a和与2层哑有源沟槽d/a相邻的沟槽之间的距离小。同样地，还能够使形成有多个的凹陷部14c的间隔比2层哑有源沟槽d/a和与2层哑有源沟槽d/a相邻的沟槽之间的距离小。
224.(变形例4)
225.图44是表示变形例4涉及的半导体元件的图。2层哑有源沟槽d/a在俯视观察时具有多个弯曲部14d。根据一个例子，该2层哑有源沟槽d/a在俯视观察时具有多个弯曲部14d，并且整体与有源沟槽a平行地设置。这样，通过设置多个弯曲部14d，从而2层哑有源沟槽d/a的表面积增加。因此，能够增加cgc。
226.能够对在到此为止的实施方式中说明过的特征进行组合。另外，能够将在到此为止的实施方式中说明过的技术应用于mosfet(metal oxcide semiconductor field effect transistor)。并且，半导体基板能够由宽带隙半导体形成。宽带隙半导体例如是碳化硅、氮化镓类材料或金刚石。
227.标号的说明
228.13上层哑部，14下层有源部，a有源沟槽，d/a 2层哑有源沟槽