薄膜晶体管、电子装置及其制备方法及显示装置与流程

1.本技术涉及薄膜晶体管技术领域，尤其涉及一种薄膜晶体管、电子装置及其制备方法及显示装置。


背景技术：

2.传统的薄膜晶体管器件的沟道层(半导体层或有源层)是平行放置的，沟道两边的源极/漏极和沟道层的电导通必须通过过孔走线实现，沟道层和源极/漏极的过孔走线占用面积大，不利于减小薄膜晶体管的体积，从而不利于提高图像的采样率(pixels per inch，ppi)。


技术实现要素：

3.有鉴于此，本技术提供一种能够减小膜晶体管的体积，从而提高图像的采样率的薄膜晶体管、电子装置及显示装置。
4.本技术还涉及一种电子装置的制备方法。
5.为解决上述问题，本技术提供的技术方案如下：
6.本技术提供一种薄膜晶体管，包括：
7.驱动电路层，包括叠设在一起的第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层；所述第一金属层、第二金属层和所述第三金属层中的一者形成所述薄膜晶体管的栅极，所述第一金属层、第二金属层和所述第三金属层中的另外两者形成所述薄膜晶体管的源极和漏极；
8.栅极绝缘层，设置于所述驱动电路层的侧壁上；及
9.半导体层，设置于所述栅极绝缘层的背离所述驱动电路层的表面上；所述半导体层包括漏极掺杂区、源极掺杂区及沟道区，所述漏极掺杂区及所述源极掺杂区分别与所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的漏极及源极的金属层电连接，所述沟道区与所述第一金属层、第二金属层和所述第三金属层中的形成所述薄膜晶体管的栅极的金属层相对。
10.在本技术一可选实施例中，所述第二金属层为所述薄膜晶体管的栅极，所述第一金属层为所述薄膜晶体管的源极，所述第三金属层为所述薄膜晶体管的漏极，所述第二金属层位于所述第一金属层和所述第三金属层之间；所述沟道区位于所述漏极掺杂区和所述源极掺杂区之间，所述漏极掺杂区相对于所述驱动电路层水平设置于所述第三金属层上且与所述第三金属层电连接，所述源极掺杂区相对于所述驱动电路层水平设置于所述第一金属层上且与所述第一金属层电连接，所述沟道区形成在所述栅极绝缘层的背离所述驱动电路层的表面上。
11.在本技术一可选实施例中，所述源极掺杂区与所述第一绝缘层位于所述第一金属层的同一表面上。
12.在本技术一可选实施例中，所述第一金属层、第二金属层和所述第三金属层中的
用于形成所述薄膜晶体管的栅极的金属层位于所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的源极和漏极的金属层的上方或下方；
13.所述栅极绝缘层上开设有过孔，所述过孔分别对应所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的源极和漏极的金属层；
14.所述沟道区与所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的栅极的金属层相对；
15.所述漏极掺杂区和所述源极掺杂区分别通过所述过孔与所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的漏极和源极的金属层电连接。
16.在本技术一可选实施例中，所述薄膜晶体管还包括基板，所述第一金属层、第二金属层和所述第三金属层中的其中一个形成在所述基板上。
17.在本技术一可选实施例中，所述薄膜晶体管还包括平坦层，所述平坦层形成在所述半导体层以及所述第一金属层、第二金属层和第三金属层中的形成在所述基板上的金属层的侧壁上。
18.在本技术一可选实施例中，所述半导体层的沟道区的材质为铟镓锌氧化物或铟镓锌氧化物/铟锌氧化物异质结结构。
19.本技术还提供一种电子装置，包括基板和形成在所述基板上的多个薄膜晶体管，所述电子装置包括：
20.驱动电路层，包括叠设在所述基板上的第一金属层、第一绝缘层、第二金属层、第二绝缘层、第三金属层，所述第一金属层、第二金属层和所述第三金属层中的一者形成所述薄膜晶体管的栅极，所述第一金属层、第二金属层和所述第三金属层中的另外两者形成所述薄膜晶体管的源极和漏极；
21.栅极绝缘层，设置于所述驱动电路层的侧壁上；
22.半导体层，设置于所述栅极绝缘层的背离所述驱动电路层的表面上；所述半导体层包括漏极掺杂区、源极掺杂区及沟道区，所述漏极掺杂区及所述源极掺杂区分别与所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的漏极及源极的金属层电连接，所述沟道区与所述第一金属层、第二金属层和所述第三金属层中的形成所述薄膜晶体管的栅极的金属层相对；及
23.相互连通的沟道槽及分割槽，所述沟道槽及所述分割槽形成在所述基板之上且贯穿所述第一金属层、第一绝缘层、第二金属层、第二绝缘层、第三金属层；两个所述薄膜晶体管的所述栅极绝缘层形成在所述沟道槽的侧壁上；至少两个所述薄膜晶体管的所述半导体层部分形成在所述栅极绝缘层上且另一部分形成在所述分割槽的侧壁上。
24.在本技术一可选实施例中，在相邻两个所述薄膜晶体管之间，一个所述沟道槽对应多个分割槽，每个所述分割槽包括延伸区及交汇区，多个所述分割槽的交汇区交汇在一起；多个所述分割槽的交汇区与所述沟道槽重叠。
25.在本技术一可选实施例中，每个所述薄膜晶体管位于相邻的两个所述分割槽之间。
26.在本技术一可选实施例中，不同的所述薄膜晶体管共用一个平坦层，所述平坦层覆盖在所述半导体层上且填充在所述分割槽内。
27.在本技术一可选实施例中，所述半导体层的沟道区的材质为铟镓锌氧化物或铟镓
锌氧化物/铟锌氧化物异质结结构。
28.本技术还提供一种电子装置的制备方法，包括：
29.步骤s1：提供一阵列基板，所述阵列基板包括叠设在一起的基板、第一金属层、第一绝缘层、第二金属层、第二绝缘层及第三金属层；其中，所述第一金属层、第二金属层和所述第三金属层中的一者形成所述薄膜晶体管的栅极，所述第一金属层、第二金属层和所述第三金属层中的另外两者形成所述薄膜晶体管的源极和漏极；
30.步骤s2：在所述阵列基板上开设至少一沟道槽，所述沟道槽贯穿所述阵列基板的除所述基板及所述第一金属层、所述第二金属层及所述第三金属层中的形成在所述基板上的金属层之外的膜层；
31.步骤s3：在所述沟道槽的侧壁上形成栅极绝缘层；
32.步骤s4：在所述栅极绝缘层上、所述阵列基板的远离所述基板的金属层上及未被所述栅极绝缘层覆盖的所述沟道槽的侧壁上形成半导体层；
33.步骤s5：自所述沟道槽的底部向所述基板开设多个分割槽，以将所述阵列基板分割成多个薄膜晶体管。
34.在本技术一可选实施例中，所述电子装置的制备方法还包括：
35.步骤s6：在所述半导体层上形成一平坦层，所述平坦层还填充在所述分割槽内。
36.在本技术一可选实施例中，所述步骤s3包括：
37.在所述沟道槽的内壁及所述阵列基板的远离所述基板的金属层上形成初始栅极绝缘层；及
38.图案化所述初始栅极绝缘层，以得到所述栅极绝缘层。
39.在本技术一可选实施例中，所述步骤s4包括：
40.在所述栅极绝缘层上、从所述沟道槽内裸露出的所述基板以及所述第一金属层、第二金属层及第三金属层的裸露在外的部分上形成初始半导体层；所述初始半导体层包括对应于所述栅极绝缘层的沟道区；
41.在所述沟道区上形成一掺杂保护层；及
42.对所述初始半导体层的未被所述掺杂保护层覆盖的区域进行离子掺杂，以形成漏极掺杂区及源极掺杂区，并去除所述掺杂保护层；所述漏极掺杂区及所述源极掺杂区分别与所述第一金属层、第二金属层和所述第三金属层中的用于形成所述薄膜晶体管的漏极及源极的金属层电连接，所述沟道区与所述第一金属层、第二金属层和所述第三金属层中的形成所述薄膜晶体管的栅极的金属层相对。
43.本技术还提供一种显示装置，包括：
44.发光功能层；及
45.如上所述的电子装置，所述发光功能层与所述电子装置电连接。
46.本技术提供的薄膜晶体管、电子装置及显示装置，将驱动电路层中的源极层、漏极层及栅极层叠设在一起，并将栅极绝缘层及半导体层(沟道层或有源层)相对所述驱动电路设置于所述驱动电路层的侧壁上并使得所述半导体层分别与所述源极层和所述漏极层电连接，如此，源极层、漏极层与半导体层之间的不需要经过过孔走线即可电连接，从而能够减小薄膜晶体管的占用面积，增加单位面积器件数量，从而能够提高图像的采样率和像素。
47.另外，本技术通过在阵列基板上设置沟道槽并在沟道槽的内壁上形成栅极绝缘层
和半导体层，再通过设置与沟道槽连通的分割槽，以同时制备多个薄膜晶体管，从而可以提高薄膜晶体管的生产效率。
48.由于铟镓锌氧化物和铟锌氧化物能带结构不同，两种材料接触导致界面处能带发生弯曲，电子被限制在较低能量的界面处，从而，电子受到的杂质散射作用减少，迁移率提高，因此，采用铟镓锌氧化物/铟锌氧化物异质结结构作为所述半导体层的沟道区可以提高铟镓锌氧化物的迁移率，达到提高图像像素的效果。
附图说明
49.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
50.图1为本技术一较佳实施例提供的一种电子装置(不包括钝化层)的俯视示意图。
51.图2为沿图1所示的ii-ii的剖面示意图。
52.图3为去掉图1所示的电子装置的对向设置的两个的薄膜晶体管后的三维侧视图。
53.图4为本技术提供的电子装置的制备方法的流程图。
54.图5为本技术一较佳实施例提供的阵列基板的剖面示意图。
55.图6为在图5所示的阵列基板上形成至少一沟道槽后的剖面示意图。
56.图7为在图6所示的沟道槽的内壁及阵列基板的一表面上形成一初始栅极绝缘层后的剖面示意图。
57.图8为图案化图7所示的栅极绝缘初始层，形成栅极绝缘层后的剖面示意图。
58.图9为在图8所示的栅极绝缘层的表面及阵列基板的部分表面上形成初始半导体层后的剖面示意图。
59.图10为在图9所示的初始半导体层上形成掺杂保护层后的剖面示意图。
60.图11在图10所示的未被所述掺杂保护层覆盖的初始半导体层上进行重金属粒子掺杂，以形成半导体层后的剖面示意图。
61.图12为在图11所示的半导体层的底部和阵列基板的基板之间形成分割槽后的剖面示意图。
62.图13为本技术提供的一种显示装置的示意图。
具体实施方式
63.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
64.在本技术的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重
要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体地限定。
65.本技术可以在不同实施中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
66.本技术针对现有的薄膜晶体管占用面积大，不利于减小薄膜晶体管的体积，从而不利于提高图像的采样率的技术问题，本技术将驱动电路层中的源极层、漏极层及栅极层叠设在一起，并将栅极绝缘层及半导体层(沟道层或有源层)相对所述驱动电路设置于所述驱动电路层的侧壁上并使得所述半导体层分别与所述源极层和所述漏极层电连接，如此，源极层、漏极层与半导体层之间的不需要经过过孔走线即可电连接，从而能够减小薄膜晶体管的占用面积，增加单位面积器件数量，从而能够提高图像的采样率和像素。另外，本技术通过在阵列基板上设置沟道槽并在沟道槽的内壁上形成栅极绝缘层和半导体层，再通过设置与沟道槽连通的分割槽，以同时制备多个薄膜晶体管，从而可以提高薄膜晶体管的生产效率。
67.以下将结合具体实施例对本技术的薄膜晶体管及电子装置进行详细描述。
68.请参阅图1-3，本技术较佳实施例提供一种电子装置100。所述电子装置100包括基板11和形成在所述基板11上的多个薄膜晶体管110。
69.其中，每个所述薄膜晶体管110包括驱动电路层111、栅极绝缘层18及半导体层19，所述栅极绝缘层18设置于所述驱动电路层111的侧壁上，所述半导体层19设置于所述栅极绝缘层18的背离所述驱动电路层111的表面上。
70.其中，所述驱动电路层111包括纵向叠设在一起的第一金属层12、第一绝缘层13、第二金属层14、第二绝缘层15和第三金属层16；所述第二金属层14位于所述第一金属层12和所述第三金属层16之间。所述第一金属层12、所述第二金属层14和所述第三金属层16中的一者形成所述薄膜晶体管110的栅极，所述第一金属层12、所述第二金属层14和所述第三金属层16中的另外两者形成所述薄膜晶体管110的源极和漏极。
71.其中，所述半导体层19包括漏极掺杂区195、源极掺杂区196及沟道区191，所述漏极掺杂区195的金属离子掺杂量小于所述源极掺杂区196的金属离子掺杂量。从而，所述漏极掺杂区195对应漏极层，所述源极掺杂区196对应源极层。所述沟道区191形成在所述栅极绝缘层18的远离所述驱动电路层111的一表面上。所述漏极掺杂区195及所述源极掺杂区196分别与所述第一金属层12、第二金属层14和所述第三金属层16中的用于形成所述薄膜晶体管110的漏极及源极的金属层电连接，所述沟道区191与所述第一金属层12、所述第二金属层14和所述第三金属层16中的形成所述薄膜晶体管110的栅极的金属层相对。
72.在本实施例中，所述沟道区191的材质为铟镓锌氧化物(igzo)。在本技术另一可选实施例中，所述沟道区191的材质还可以为铟镓锌氧化物/铟锌氧化物异质结结构。由于铟镓锌氧化物和铟锌氧化物能带结构不同，两种材料接触导致界面处能带发生弯曲，电子被限制在较低能量的界面处，受到杂质散射作用减少，迁移率提高，因此，采用铟镓锌氧化物/铟锌氧化物异质结结构作为所述半导体层的沟道区可以提高铟镓锌氧化物的迁移率，达到提高图像像素的效果。
73.具体地，在本实施例中，所述第一金属层12为所述薄膜晶体管110的源极，所述第
二金属层14为所述薄膜晶体管110的栅极，所述第三金属层16为所述薄膜晶体管110的漏极。所述第一绝缘层13叠设在所述第一金属层12上，所述第二金属层14叠设在所述第一绝缘层13上，所述第二绝缘层15叠设在所述第二金属层14上，所述第三金属层16叠设在所述第二绝缘层15上。所述漏极掺杂区195相对于所述驱动电路层111水平设置于所述第三金属层16上且与所述第三金属层16电连接，所述源极掺杂区196相对于所述驱动电路层111水平设置于所述第一金属层12上且与所述第一金属层12电连接，所述沟道区191形成在所述栅极绝缘层18的背离所述驱动电路层111的表面上。
74.具体地，在本技术另一实施例中，所述第一金属层12还可以是所述薄膜晶体管110的漏极，所述第二金属层14为所述薄膜晶体管110的栅极，所述第三金属层16为所述薄膜晶体管110的源极。所述漏极掺杂区195相对于所述驱动电路层111水平设置于所述第一金属层12上且与所述第一金属层12电连接，所述源极掺杂区196相对于所述驱动电路层111水平设置于所述第三金属层16上且与所述第三金属层16电连接，所述沟道区191形成在所述栅极绝缘层18的背离所述驱动电路层111的表面上。
75.具体地，在本技术另一实施例中，所述第一金属层12或所述第三金属层16中的一个是所述薄膜晶体管110的栅极，也即，所述驱动电路层111的最外侧的金属层为所述薄膜晶体管110的栅极，此时，所述漏极掺杂区195及所述源极掺杂区196中的一个与作为所述薄膜晶体管110的漏极或源极的所述驱动电路层111的最外侧的金属层电连接，另一个与作为所述薄膜晶体管110的源极或漏极的所述驱动电路层111的内侧的金属层电连接；所述沟道区191与作为所述薄膜晶体管110的栅极的所述第一金属层12或所述第三金属层16位置相对。具体地，所述漏极掺杂区195或所述源极掺杂区196与作为所述薄膜晶体管110的漏极或源极的所述驱动电路层111的内侧的金属层可以通过一横向且贯穿所述栅极绝缘层18的过孔(图未示)电连接。
76.请参阅图2，在本实施例中，所述源极掺杂区196与所述第一绝缘层13位于所述第一金属层12的同一表面上。
77.请再次参阅图2，所述薄膜晶体管110还包括基板11，所述第一金属层12、第二金属层14和所述第三金属层16中的其中一个形成在所述基板11上。在本实施例中，所述第一金属层12形成在所述基板11上。
78.请再次参阅图2，所述薄膜晶体管110还包括平坦层30，所述平坦层30形成在所述半导体层19以及所述第一金属层12、第二金属层14和第三金属层16中的形成在所述基板11上的金属层的侧壁上。在本实施例中，所述平坦层30包覆所述半导体层19及部分所述第三金属层16且填充在分割槽20(见下文)内，以包覆所述第一金属层12的垂直于所述基板11的端面。在本实施例中，位于所述分割槽20内的所述平坦层30与所述基板11接触。
79.请再次参阅图1和图2，所述电子装置100还包括相互连通的沟道槽17及分割槽20，所述沟道槽17及所述分割槽20形成在所述基板11之上且贯穿所述第一金属层12、第一绝缘层13、第二金属层14、第二绝缘层15、第三金属层16；两个所述薄膜晶体管110的所述栅极绝缘层18形成在所述沟道槽17的侧壁上；两个所述薄膜晶体管110的所述半导体层19部分形成在所述栅极绝缘层18上且另一部分形成在所述分割槽20的侧壁上。
80.其中，在相邻两个所述薄膜晶体管110之间，一个所述沟道槽17对应多个分割槽20，每个所述分割槽20包括延伸区22及交汇区21，多个所述分割槽20的交汇区21交汇在一
起；多个所述分割槽20的交汇区21与所述沟道槽17重叠。
81.其中，每个所述薄膜晶体管110位于相邻的两个所述分割槽20之间。
82.其中，不同的所述薄膜晶体管110共用一个平坦层30，所述平坦层30覆盖在所述半导体层19上且填充在所述分割槽20内。
83.在本实施例中，所述电子装置100包括四个所述薄膜晶体管110及四个所述分割槽20，四个所述分割槽20呈类十字形分布，每个所述薄膜晶体管110位于相邻的两个所述分割槽20之间。
84.请参阅图3，每个所述薄膜晶体管110的用作栅极的所述第二金属层14的面向所述栅极绝缘层18的端面的长度l为0.1到5um，宽度w为0.1到8um。其中，所述栅极绝缘层18的端面的长度是指在用作栅极的所述第二金属层14的面向所述栅极绝缘层18的端面上，所述栅极绝缘层18的与所述第一绝缘层13接触的表面和与所述第二绝缘层15接触的表面之间的垂直距离。w/l太大容易造成短沟道效应和漏电流过大；w/l太小，容易造成器件功耗大。
85.请参考图4-12，本技术还提供一种电子装置100的制备方法，包括：
86.步骤s1，请参考图4-5，提供一阵列基板10，所述阵列基板10包括叠设在一起的基板11、第一金属层12、第一绝缘层13、第二金属层14、第二绝缘层15及第三金属层16。其中，所述第一金属层12、第二金属层14和所述第三金属层16中的一者形成薄膜晶体管的栅极，所述第一金属层12、第二金属层14和所述第三金属层16中的另外两者形成所述薄膜晶体管的源极和漏极。
87.其中，所述第二金属层14位于所述第一金属层12和所述第三金属层16之间。所述第一金属层12、第一绝缘层13、第二金属层14、第二绝缘层15及第三金属层16为所述薄膜晶体管的驱动电路层111。
88.具体地，在本实施例中，所述第一金属层12为所述薄膜晶体管的源极，所述第二金属层14为所述薄膜晶体管110的栅极，所述第三金属层16为所述薄膜晶体管110的漏极。所述第一绝缘层13叠设在所述第一金属层12上，所述第二金属层14叠设在所述第一绝缘层13上，所述第二绝缘层15叠设在所述第二金属层14上，所述第三金属层16叠设在所述第二绝缘层15上。
89.具体地，在本技术另一实施例中，所述第一金属层12还可以是所述薄膜晶体管的漏极，所述第二金属层14为所述薄膜晶体管的栅极，所述第三金属层16为所述薄膜晶体管的源极。
90.具体地，在本技术另一实施例中，所述第一金属层12或所述第三金属层16中的一个是所述薄膜晶体管的栅极，也即，所述驱动电路层111的最外侧的金属层为所述薄膜晶体管的栅极。
91.请再次参阅图5，所述阵列基板10还包括基板11，所述第一金属层12、第二金属层14和所述第三金属层16中的其中一个形成在所述基板11上。在本实施例中，所述第一金属层12形成在所述基板11上。
92.步骤s2，请参阅图6，在所述阵列基板10上开设至少一沟道槽17，所述沟道槽17贯穿所述阵列基板10的除所述基板11及所述第一金属层12、所述第二金属层14及所述第三金属层16中的形成在所述基板11上的金属层之外的膜层。
93.在本实施例中，所述沟道槽17贯穿所述第一绝缘层13、所述第二金属层14、所述第
二绝缘层15及所述第三金属层16。
94.在本实施例中，所述沟道槽17呈倒梯形。在其他实施例中，所述沟道槽17的形状并不局限于倒梯形，可以根据实际情况而定。
95.在其他实施例中，所述沟道槽17贯穿所述第一金属层12、所述第一绝缘层13、所述第二金属层14及所述第二绝缘层15。
96.步骤s3，请参考图7-8，在所述沟道槽17的侧壁上形成栅极绝缘层18。
97.具体的，所述栅极绝缘层18设置于所述驱动电路层111的侧壁上。
98.在本技术一可选实施例中，所述步骤s3包括：首先，请参考图7，在所述沟道槽17的内壁及所述第三金属层16/第一金属层12上形成初始栅极绝缘层181；所述沟道槽17的内壁包括面向所述驱动电路层111的内侧壁(图中未标号)及连接所述内侧壁的底壁(图中未标号)，在本实施例中，所述底壁是指从所述沟道槽17中裸露出来的第一金属层12；其次，请参考图8，图案化所述初始栅极绝缘层181，以得到所述栅极绝缘层18。
99.在本技术一可选实施例中，可以通过曝光、显影及蚀刻等制程图案化所述初始栅极绝缘层181。
100.步骤s4，请参考图9-11，在所述栅极绝缘层18、所述阵列基板10的远离所述基板11的金属层上及未被所述栅极绝缘层18覆盖的所述沟道槽17的侧壁上形成半导体层19。
101.在本实施例中，在所述栅极绝缘层18、部分所述第三金属层16及从所述沟道槽17内裸露出的所述第一金属层12上形成所述半导体层19。
102.在本技术一可选实施例中，所述步骤s4包括：
103.首先，请参考图9，在所述栅极绝缘层18、部分所述第三金属层16/第一金属层12及从所述沟道槽17内裸露出的所述第一金属层12/第三金属层16上形成初始半导体层190；所述初始半导体层190包括对应于所述栅极绝缘层18的沟道区191、分别连接所述沟道区191的第一待掺杂区192及第二待掺杂区193；
104.其次，请参考图10，在所述沟道区191上形成一掺杂保护层194；及
105.再次，请参考图11，对所述初始半导体层190的未被所述掺杂保护层覆盖的区域(第一待掺杂区192及第二待掺杂区193)进行掺杂，以形成漏极掺杂区195及源极掺杂区196，并去除所述掺杂保护层194。
106.具体地，在本实施例中，所述漏极掺杂区195形成在所述第三金属层16上，所述源极掺杂区196形成在所述第一金属层12上。
107.其中，所述掺杂保护层194可以选自但不局限于pr(反转光刻胶)，所述pr用作掩膜以进行掺杂。
108.其中，所述漏极掺杂区195及所述源极掺杂区196中掺杂的金属离子可以是p型金属离子，也可以是n型金属离子。
109.步骤s5，请参考图12，自所述沟道槽17的底部向所述基板11开设多个分割槽20，以将所述阵列基板10分割成多个薄膜晶体管110。
110.其中，多个所述薄膜晶体管110及所述基板11构成电子装置100。
111.其中，所述分割槽20与所述沟道槽17相连通，相邻两个所述薄膜晶体管110通过所述分割槽20间隔开。每个所述分割槽20包括延伸区22及交汇区21，多个所述分割槽20的交汇区21交汇在一起；多个所述分割槽20的交汇区21与所述沟道槽17重叠。
112.在本实施例中，所述电子装置100包括四个所述薄膜晶体管110及四个所述分割槽20，四个所述分割槽20呈类十字形分布，每个所述薄膜晶体管110位于相邻的两个所述分割槽20之间。
113.在其他实施例中，每个所述电子装置100所包括的薄膜晶体管110的数量并不局限于4个，还可以是2个、3个、5个、6个、8个等，具体数量可以根据实际情况而定。多个所述分割槽20并不局限于类十字形分布，可根据实际情况而定。
114.步骤s6，请参考图2，在所述半导体层19上形成一平坦层30。
115.在本实施例中，所述半导体层19还形成在所述第三金属层16上。
116.其中，所述平坦层30还填充在所述分割槽20内。
117.请参阅图13，本技术还提供一种显示装置1000，包括：发光功能层200；及如上所述的电子装置100，所述发光功能层200与所述电子装置100电连接。
118.本技术提供的薄膜晶体管、电子装置及显示装置，将驱动电路层中的源极层/漏极层不同层叠设在一起，并将半导体层(沟道层或有源层)相对所述驱动电路层垂直放置并使得所述半导体层分别与所述源极层和所述漏极层电连接，再以栅极绝缘层绝缘所述半导体层和所述驱动电路层，如此，源极层和漏极层与半导体层之间的不需要经过过孔走线即可电连接，从而能够减小膜晶体管的占用面积，增加单位面积器件数量，从而能够提高图像的采样率和像素。
119.另外，本技术通过在阵列基板上设置沟道槽并在沟道槽的内壁上形成栅极绝缘层和半导体层，再通过设置与沟道槽连通的分割槽，以同时制备多个薄膜晶体管，从而可以提高薄膜晶体管的生产效率。
120.由于铟镓锌氧化物和铟锌氧化物能带结构不同，两种材料接触导致界面处能带发生弯曲，电子被限制在较低能量的界面处，受到杂质散射作用减少，迁移率提高，因此，本技术采用铟镓锌氧化物/铟锌氧化物异质结结构作为所述半导体层的沟道区可以提高铟镓锌氧化物的迁移率，达到提高图像像素的效果。
121.另外，本技术提供的电子装置的制备方法，通过在阵列基板上设置沟道槽并在沟道槽的内壁上形成栅极绝缘层和半导体层，再通过设置与沟道槽连通的分割槽，能够同时制备多个薄膜晶体管，从而可以薄膜晶体管的生产效率。
122.综上所述，虽然本技术已以优选实施例揭露如上，但上述优选实施例并非用以限制本技术，本领域的普通技术人员，在不脱离本技术的精神和范围内，均可作各种更动与润饰，因此本技术的保护范围以权利要求界定的范围为准。