半导体器件的制作方法、半导体器件、存储器及存储系统与流程

1.本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件、存储器及存储系统。


背景技术：

2.在半导体器件中形成多个存储沟道孔(ch，channel hole)时，由于刻蚀工艺的限制，多个存储沟道孔的刻蚀深度不一致，即存储沟道孔的底部不在同一高度，导致在存储沟道孔中形成存储沟道结构后，存储沟道结构的延伸深度不同，进而导致存储沟道结构的电性性能不一致，影响半导体器件的性能。


技术实现要素：

3.本发明实施例提供一种半导体器件的制作方法、半导体器件、存储器及存储系统，能够提高存储沟道结构电性性能的一致性，提高半导体器件的性能。
4.本发明实施例提供了一种半导体器件的制作方法，包括：
5.提供基底，位于基底一侧的停止层，位于所述停止层背离所述基底一侧的堆栈层，以及贯穿所述堆栈层和所述停止层并延伸至所述基底内的存储沟道结构；
6.去除所述基底以及部分存储沟道结构，所述部分存储沟道结构为所述停止层背离所述堆栈层一侧的存储沟道结构；
7.在所述停止层背离所述堆栈层的一侧形成共源极层，且所述共源极层与剩余存储沟道结构连接。
8.进一步地，所述基底包括衬底，位于所述衬底一侧的第一绝缘层，位于所述第一绝缘层背离所述衬底一侧的牺牲层，以及位于所述牺牲层背离所述第一绝缘层一侧的第二绝缘层；
9.所述停止层位于所述第二绝缘层背离所述牺牲层的一侧，所述存储沟道结构的一端位于所述第二绝缘层、所述牺牲层、所述第一绝缘层或所述衬底的内部。
10.进一步地，所述存储沟道结构包括隔离层，围绕所述隔离层设置的沟道层，以及围绕所述沟道层设置的存储介质层；
11.所述剩余存储沟道结构中的沟道层的一端面与所述停止层背离所述堆栈层一侧的表面平齐，且所述共源极层与所述剩余的存储沟道结构中的沟道层连接。
12.进一步地，所述去除所述基底以及部分存储沟道结构的步骤，包括：
13.对所述基底和所述存储介质层进行刻蚀，以去除所述基底和位于所述停止体层背离所述堆栈层一侧的存储介质层；
14.对所述沟道层和所述隔离层进行研磨，以去除位于所述停止层背离所述堆栈层一侧的隔离层和沟道层。
15.进一步地，所述在所述停止层背离所述堆栈层的一侧形成共源极层，且所述共源极层与剩余存储沟道结构连接的步骤，包括：
16.去除所述剩余存储沟道结构中靠近所述停止层一端的部分隔离层，以在所述剩余存储沟道结构中形成第一凹槽；
17.在所述停止层背离所述堆栈层的一侧形成共源极层，且所述共源极层填充所述第一凹槽，以与所述剩余沟道存储结构中的沟道层连接。
18.进一步地，所述在所述停止层背离所述堆栈层的一侧形成共源极层的步骤之前，还包括：
19.去除所述剩余存储沟道结构中靠近所述停止层一端的部分隔离层，以在所述剩余存储沟道结构中形成第二凹槽；
20.在所述第二凹槽中形成导电部，所述共源极层通过所述导电部与所述剩余存储沟道结构中的沟道层连接。
21.相应地，本发明实施例还提供了一种半导体器件，包括：
22.停止层；
23.位于所述停止层一侧的堆栈层；
24.贯穿所述堆栈层和所述停止层的存储沟道结构，且所述存储沟道结构的一端面与所述停止层背离所述堆栈层一侧的表面平齐；以及，
25.位于所述停止层背离所述堆栈层一侧的共源极层，且所述共源极层与所述存储沟道结构连接。
26.进一步地，所述存储沟道结构包括隔离层，围绕所述隔离层设置的沟道层，以及围绕所述沟道层设置的存储介质层；
27.所述停止层背离所述堆栈层一侧的表面与所述沟道层的一端面平齐，且所述共源极层与所述沟道层连接。
28.进一步地，所述共源极层还延伸至所述存储沟道结构内，以与所述沟道层连接。
29.进一步地，所述存储沟道结构还包括位于所述隔离层靠近所述停止层一侧的导电部，所述沟道层还围绕所述导电部设置；
30.所述共源极层通过所述导电部与所述沟道层连接。
31.本发明实施例还提供了一种存储器，包括存储阵列结构，以及与所述存储阵列结构电性连接的外围结构；
32.所述存储阵列结构包括上述半导体器件。
33.本发明实施例还提供了一种存储系统，包括上述存储器，以及与所述存储器电性连接的控制器。
34.本发明实施例的有益效果为：提供贯穿堆栈层和停止层并延伸至基底内的存储沟道结构，去除基底和停止体层背离堆栈层一侧的部分存储沟道结构，并在停止层背离堆栈层的一侧形成共源极层，使共源极层与剩余存储沟道结构连接，保证剩余存储沟道结构的延伸深度相同，即剩余存储沟道结构的底部位于相同高度，提高剩余存储沟道结构电性性能的一致性，进而提高半导体器件的性能，提高存储器的性能；另外，在形成存储沟道结构时，存储沟道结构可延伸至基底内的任意位置，无需限制存储沟道结构的延伸深度相同，增大存储沟道结构的工艺窗口(landing window)。
附图说明
35.为了更清楚地说明实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
36.图1为一些实施例中半导体器件的切片图；
37.图2为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
38.图3a至图3d为本发明实施例提供的半导体器件的制作方法的一个结构示意图；
39.图4a至图4c为本发明实施例提供的半导体器件的制作方法的另一个结构示意图；
40.图5a至图5c为本发明实施例提供的半导体器件的制作方法的又一个结构示意图；
41.图6为本发明实施例提供的半导体器件的一个结构示意图；
42.图7为本发明实施例提供的存储器的一个结构示意图；
43.图8为本发明实施例提供的存储系统的一个结构示意图。
具体实施方式
44.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明实施例可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
45.在本发明实施例的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明实施例的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
46.在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明实施例中的具体含义。
47.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
48.如图1所示，在一些实施例中，半导体器件中不同存储沟道结构10的延伸深度不同，使得存储沟道结构10的电性性能不一致，进而影响半导体器件的性能。一些实施例为了保证不同存储沟道结构10的电性性能的一致性，要求存储沟道结构10的底部都必须位于基
底中的牺牲层的中部位置，增加工艺难度。
49.基于此，本发明实施例提供一种半导体器件的制作方法。参见图2，是本发明实施例提供的半导体器件的制作方法的流程示意图。
50.如图2所示，本发明实施例提供的半导体器件的制作方法，所述方法包括步骤101至步骤103，具体如下：
51.步骤101、提供基底，位于基底一侧的停止层，位于所述停止层背离所述基底一侧的堆栈层，以及贯穿所述堆栈层和所述停止层并延伸至所述基底内的存储沟道结构。
52.本发明实施例中，基底1可以包括层叠设置的多个膜层，如图3a所示，基底1包括衬底11、第一绝缘层12、牺牲层13和第二绝缘层14。其中，第一绝缘层12位于衬底11的一侧，牺牲层13位于第一绝缘层12背离衬底11的一侧，第二绝缘层14位于牺牲层13背离第一绝缘层12的一侧。其中，衬底11可以为硅衬底，也可以为包括其他元素半导体或化合物半导体的衬底。第一绝缘层12包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。牺牲层13可以为多晶硅等半导体层。第二绝缘层14包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
53.采用薄膜沉积工艺，在基底1的一侧形成停止层2。具体地，停止层2位于第二绝缘层14背离牺牲层13的一侧。停止层2可以为多晶硅等半导体层。薄膜沉积工艺可以为物理气相沉积、化学气相沉积、原子层沉积、激光辅助沉积等。
54.采用薄膜沉积工艺，在停止层2背离基底1的一侧形成堆栈层3。堆栈层3可以包括多个纵向交替堆叠的层间绝缘层31和层间牺牲层，纵向是指垂直于基底上表面的方向。层间绝缘层31和层间牺牲层的堆叠层数不做限制，例如48层、64层、128层等等。层间绝缘层31包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合，层间牺牲层32包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
55.然后，形成多个存储沟道结构4，存储沟道结构4贯穿堆栈层3和停止层2并延伸至基底1内。存储沟道结构4可以延伸至基底1内的任意位置，即存储沟道结构4的底部(图3a中存储沟道结构4的横截面积较小的一端为存储沟道结构4的底部)可以位于基底1内的任意位置。具体地，存储沟道结构4的底部可以位于第二绝缘层14内，或者存储沟道结构4的底部可以位于牺牲层13内，或者存储沟道结构4的底部可以位于第一绝缘层12内，或者存储沟道结构4的底部可以位于衬底11内。另外，不同存储沟道结构4在基底1内的延伸深度可以不同，例如一个存储沟道结构4延伸至牺牲层13内，另一个存储沟道结构4延伸至衬底11内。
56.本实施例无需限制每个存储沟道结构4的延伸深度相同，即存储沟道结构4的底部无需位于相同高度，且存储沟道结构4的底部可以位于基底1中的任意位置，有效增大存储沟道结构的工艺窗口，且降低工艺难度。
57.具体地，存储沟道结构4包括隔离层41，围绕隔离层41设置的沟道层42，以及围绕沟道层42设置的存储介质层43。存储介质层43包括围绕沟道层42设置的隧道层(图中未示出)，围绕隧道层设置的电荷存储层(图中未示出)，以及围绕电荷存储层设置的电荷阻挡层(图中未示出)。其中，隔离层41可以为氧化硅等氧化物，沟道层42可以为多晶硅等半导体层，隧道层可以为氧化硅、氮化硅、氮氧化硅等氧化物，电荷存储层可以为包括含量子点或纳米晶体或者含有氮和硅的化合物的绝缘层，电荷阻挡层可以为氧化硅等氧化物。
58.存储沟道结构4还包括位于存储沟道结构4顶部(图3a中存储沟道结构4的横截面
积较大的一端为存储沟道结构4的顶部)的沟道插塞44。具体地，沟道插塞44位于隔离层41的顶部，沟道层42还围绕沟道插塞44设置，以与沟道插塞44连接。在存储沟道结构4的顶部设置触点结构时，沟道层42通过沟道插塞44与触点结构连接。沟道插塞44的材料可以与沟道层42的材料相同，即沟道插塞44可以为多晶硅等。
59.在本发明一些实施例中，堆栈层3可以包括多个堆叠结构。如图3a所示，堆栈层3包括第一堆叠结构3a和第二堆叠结构3b，第一堆叠结构3a位于停止层2背离基底1的一侧，第二堆叠结构3b位于第一堆叠结构3a背离基底1的一侧。第一堆叠结构3a和第二堆叠结构3b均包括多个纵向交替堆叠的层间绝缘层31和层间牺牲层。
60.存储沟道结构4可以包括与多个堆叠结构一一对应的多个子存储沟道结构，且每个子存储沟道结构贯穿其对应的堆叠结构。如图3a所示，存储沟道结构4包括第一子存储沟道结构4a和第二子存储沟道结构4b。第一子存储沟道结构4a纵向贯穿第一堆叠结构3a和停止层2并延伸至基底1内，第二子存储沟道结构4b纵向贯穿第二堆叠结构3b。第一子存储沟道结构4a和第二子存储沟道结构4b均包括隔离层41，围绕隔离层41设置的沟道层42，以及围绕沟道层42设置的存储介质层43。第二子存储沟道结构4b中的沟道层42与第一子存储沟道结构4a中的沟道层42连接。
61.第二子存储沟道结构4b还包括位于第二子存储沟道结构4b顶部(第二子存储沟道结构4b背离第一子存储沟道结构4a的一端)的沟道插塞44。具体地，沟道插塞44位于第二子存储沟道结构4b中隔离层41的顶部，第二子存储沟道结构4b中的沟道层42还围绕沟道插塞44设置，以与沟道插塞44连接。
62.在形成存储沟道结构4后，可以形成贯穿堆栈层3并延伸至基底1内的栅狭缝(图中未示出)，通过栅狭缝将堆栈层3中的层间牺牲层置换为栅极层32，使堆栈层3包括多个纵向交替堆叠的层间绝缘层31和栅极层32，如图3a所示。栅极层32包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物。
63.步骤102、去除所述基底以及部分存储沟道结构，所述部分存储沟道结构为所述停止层背离所述堆栈层一侧的存储沟道结构。
64.本发明实施例中，存储沟道结构4贯穿堆栈层3和停止层2并延伸至基底1的内部，即部分存储沟道结构4伸离停止层2的底表面(即停止层2背离堆栈层3一侧的表面)，位于基底1的内部。具体地，存储沟道结构4中的隔离层41、沟道层42和存储介质层43均贯穿堆栈层3和停止层2并延伸至基底1的内部，即部分隔离层41(部分存储沟道结构4中的隔离层41)、部分沟道层42(部分存储沟道结构4中的沟道层42)和部分存储介质层43(部分存储沟道结构4中的存储介质层43)位于基底1的内部。去除这部分存储沟道结构，使剩余存储沟道结构4的底表面(即剩余存储沟道结构4靠近停止层2一端的表面)与停止层2的底表面(即停止层2背离堆栈层3一侧的表面)平齐。
65.具体地，步骤102中的所述去除所述基底以及部分存储沟道结构，包括：
66.对所述基底和所述存储介质层进行刻蚀，以去除所述基底和位于所述停止体层背离所述堆栈层一侧的存储介质层；
67.对所述沟道层和所述隔离层进行研磨，以去除位于所述停止层背离所述堆栈层一侧的隔离层和沟道层。
68.如图3b所示，采用刻蚀工艺，依次去除基底1中的衬底11、第一绝缘层12和牺牲层
13。由于第二绝缘层14与存储沟道结构4中的存储介质层43的材质相同，因此采用刻蚀工艺，同时去除基底1中的第二绝缘层14和部分存储沟道结构4中的存储介质层43。其中，部分存储沟道结构为存储沟道结构4中停止层2背离堆栈层3一侧的结构。在去除部分存储沟道结构4中的存储介质层43后，剩余存储沟道结构4中的存储介质层43的底表面与停止层2的底表面平齐。
69.在去除部分存储沟道结构4中的存储介质层43后，裸露部分存储沟道结构4中的沟道层42。如图3c所示，对部分存储沟道结构4中的沟道层42和隔离层41进行化学机械研磨(cmp)，以去除部分存储沟道结构4中的沟道层42和隔离层41，剩余存储沟道结构4中的沟道层42和隔离层41的底表面均与停止层2的底表面平齐。
70.本实施例在去除部分存储沟道结构后，剩余存储沟道结构的延伸深度相同，即剩余存储沟道结构的底部位于相同高度处，以保证剩余存储沟道结构的结构一致性，从而提高剩余存储沟道结构电性性能的一致性，进而提高半导体器件的性能。
71.步骤103、在所述停止层背离所述堆栈层的一侧形成共源极层，且所述共源极层与剩余存储沟道结构连接。
72.本发明实施例中，共源极层与剩余存储沟道结构中的沟道层连接。共源极层可以为n型掺杂或p型掺杂的多晶硅层。
73.在第一实施方式中，如图3d所示，在去除部分存储沟道结构4后，剩余存储沟道结构4的底部裸露沟道层42，在停止层2的底部(即停止层2背离堆栈层3的一侧)形成共源极层5，且共源极层5覆盖剩余存储沟道结构4的底部，以与剩余存储沟道结构4中的沟道层42连接。然后，通过离子注入(imp)向共源极层5中注入p型掺杂或n型掺杂，并对共源极层5进行激光退火(laser ann)，以修复离子注入损伤的共源极层5。
74.在第二实施方式中，步骤103中的所述在所述停止层背离所述堆栈层的一侧形成共源极层，且所述共源极层与剩余存储沟道结构连接，包括：
75.去除所述剩余存储沟道结构中靠近所述停止层一端的部分隔离层，以在所述剩余存储沟道结构中形成第一凹槽；
76.在所述停止层背离所述堆栈层的一侧形成共源极层，且所述共源极层填充所述第一凹槽，以与所述剩余沟道存储结构中的沟道层连接。
77.如图4a所示，在去除部分存储沟道结构4后，剩余存储沟道结构4的底部(即剩余存储沟道结构4靠近停止层2的一端)裸露隔离层41。采用刻蚀工艺，对剩余存储沟道结构4底部的隔离层41进行刻蚀，以去除剩余存储沟道结构4底部的隔离层41(即剩余存储沟道结构4中靠近停止层2一端的部分隔离层)。剩余存储沟道结构4的底部形成第一凹槽40，且第一凹槽40的侧壁为沟道层42。
78.然后，如图4b所示，在停止层2的底部(即停止层2背离堆栈层3的一侧)形成共源极层5，且共源极层5填充第一凹槽40，以与第一凹槽40的侧壁(即剩余存储沟道结构4的沟道层42)连接。
79.需要说明的是，第一实施方式中剩余存储沟道结构4底部裸露的沟道层42的面积较小，共源极层5直接与剩余存储沟道结构4底部裸露的沟道层42连接，使得沟道层42与共源极层5的接触面积较小，可能导致沟道层42与共源极层5连接的不稳定性，进而影响半导体器件的性能。而第二实施方式在剩余存储沟道结构4的底部形成第一凹槽40，使共源极层
5填充第一凹槽40与沟道层42连接，以增大共源极层5与沟道层42的接触面积，提高共源极层5与沟道层42的连接稳定性，进而提高半导体器件的性能。
80.然后，如图4c所示，对所述共源极层5的底表面(即共源极层5背离停止层2一侧的表面)进行化学机械研磨，以保证共源极层5的底表面平整。然后，通过离子注入向共源极层5中注入p型掺杂或n型掺杂，并对共源极层5进行激光退火，以修复离子注入损伤的共源极层5。
81.在第三实施方式中，所述在所述停止层背离所述堆栈层的一侧形成共源极层的步骤之前，还包括：
82.去除所述剩余存储沟道结构中靠近所述停止层一端的部分隔离层，以在所述剩余存储沟道结构中形成第二凹槽；
83.在所述第二凹槽中形成导电部，所述共源极层通过所述导电部与所述剩余存储沟道结构中的沟道层连接。
84.如图5a所示，在去除部分存储沟道结构4后，剩余存储沟道结构4的底部裸露隔离层41。采用刻蚀工艺，对剩余存储沟道结构4底部的隔离层41进行刻蚀，以去除剩余存储沟道结构4底部的隔离层41(即剩余存储沟道结构4中靠近停止层2一端的部分隔离层)。剩余存储沟道结构4的底部形成第二凹槽50，且第二凹槽50的侧壁为沟道层42。
85.然后，如图5b所示，在第二凹槽50中形成导电部45，使导电部45与第二凹槽50的侧壁(即剩余存储沟道结构4的沟道层42)连接。导电部45的材料可以与沟道层42的材料相同，即插塞45可以为多晶硅等。
86.相对于第一实施方式，第三实施方式在剩余存储沟道结构4的底部形成第二凹槽50，并在第二凹槽50中形成导电部45，使共源极层5通过导电部45与沟道层42连接，以增大沟道层42与导电部45的接触面积，且增大导电部45与共源极层5的接触面积，提高共源极层5与沟道层42的连接稳定性，进而提高半导体器件的性能。
87.然后，如图5c所示，在停止层2的底部(即停止层2背离堆栈层3的一侧)形成共源极层5，且共源极层5覆盖插塞45，以与插塞45连接，从而保证共源极层5通过插塞45与剩余存储沟道结构4中的沟道层42连接，提高共源极层5与沟道层42的连接稳定性。然后，通过离子注入向共源极层5中注入p型掺杂或n型掺杂，并对共源极层5进行激光退火，以修复离子注入损伤的共源极层5。
88.由上述可知，本发明实施例提供的半导体器件的制作方法，能够提供贯穿堆栈层和停止层并延伸至基底内的存储沟道结构，去除基底和停止体层背离堆栈层一侧的部分存储沟道结构，并在停止层背离堆栈层的一侧形成共源极层，使共源极层与剩余存储沟道结构连接，保证剩余存储沟道结构的延伸深度相同，即剩余存储沟道结构的底部位于相同高度，提高剩余存储沟道结构电性性能的一致性，进而提高半导体器件的性能；另外，在形成存储沟道结构时，存储沟道结构可延伸至基底内的任意位置，且无需限制存储沟道结构的延伸深度相同，增大存储沟道结构的工艺窗口。
89.相应地，本发明实施例还提供一种半导体器件，能够采用上述半导体器件的制作方法制作得到。
90.如图6所示，本实施例提供一种半导体器件，包括停止层2、堆栈层3、存储沟道结构4和共源极层5。其中，停止层2可以为多晶硅等半导体层。
91.堆栈层3位于停止层2的一侧。堆栈层3可以包括多个纵向交替堆叠的层间绝缘层31和栅极层32，纵向是指垂直于基底上表面的方向。栅极层32和层间绝缘层31的堆叠层数不做限制，例如48层、64层、128层等等。栅极层32包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物，层间绝缘层31包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
92.存储沟道结构4贯穿堆栈层3和停止层2，且存储沟道结构4的一端面(存储沟道结构4靠近停止层2一侧的表面)与停止层2的底表面(停止层2背离堆栈层3一侧的表面)平齐。存储沟道结构4包括隔离层41，围绕隔离层41设置的沟道层42，以及围绕沟道层42设置的存储介质层43。具体地，存储沟道结构4中隔离层41的底表面(隔离层41靠近停止层2一侧的表面)、沟道层42的底表面(沟道层42靠近停止层2一侧的表面)和存储介质层43的底表面(存储介质层43靠近停止层2一侧的表面)均与停止层2的底表面平齐。
93.本实施例中存储沟道结构4的延伸深度相同，即存储沟道结构4的底部位于相同高度处，以保证存储沟道结构4的结构一致性，从而提高存储沟道结构4电性性能的一致性，进而提高半导体器件的性能。
94.存储介质层43包括围绕沟道层42设置的隧道层(图中未示出)，围绕隧道层设置的电荷存储层(图中未示出)，以及围绕电荷存储层设置的电荷阻挡层(图中未示出)。其中，隔离层41可以为氧化硅等氧化物，沟道层42可以为多晶硅等半导体层，隧道层可以为氧化硅、氮化硅、氮氧化硅等氧化物，电荷存储层可以为包括含量子点或纳米晶体或者含有氮和硅的化合物的绝缘层，电荷阻挡层可以为氧化硅等氧化物。
95.共源极层5位于停止层2背离堆栈层3的一侧，且共源极层5与存储沟道结构4连接。具体地，共源极层5与存储沟道结构4中的沟道层42连接。共源极层5可以为n型掺杂或p型掺杂的多晶硅层。
96.在一个实施方式中，如图3d所示，共源极层5位于停止层2的底部(即停止层2背离堆栈层3的一侧)，且共源极层5覆盖存储沟道结构4的底部，以与存储沟道结构4中的沟道层42连接。
97.在另一个实施方式中，如图6和图4c所示，共源极层5位于停止层2的底部(即停止层2背离堆栈层3的一侧)，且延伸至存储沟道结构4中，以与存储沟道结构4中的沟道层42连接，从而增大共源极层5与沟道层42的接触面积，提高共源极层5与沟道层42的连接稳定性，进而提高半导体器件的性能。
98.在又一个实施方式中，如图5c所示，存储沟道结构4还包括位于隔离层41底部(即隔离层41靠近停止层2的一侧)的导电部45，沟道层42还围绕导电部45设置。共源极层5位于停止层2的底部(即停止层2背离堆栈层3的一侧)，且覆盖导电部45，以与导电部45连接，从而保证共源极层5通过导电部45与存储沟道结构4中的沟道层42连接，提高共源极层5与沟道层42的连接稳定性，进而提高半导体器件的性能。
99.本发明实施例提供的半导体器件，通过设置存储沟道结构，存储沟道结构贯穿堆栈层和停止层，且存储沟道结构的底表面与停止层的底表面平齐，共源极层位于停止层背离堆栈层的一侧，且共源极层与存储沟道结构连接，以保证存储沟道结构的延伸深度相同，提高存储沟道结构电性性能的一致性，进而提高半导体器件的性能。
100.参见图7，是本发明实施例提供的存储器的结构示意图。
101.如图7所示，存储器包括存储阵列结构100，以及与存储阵列结构100连接的外围结
构200。其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为nand闪存、nor闪存等。具体地，存储阵列结构100可以包括上述实施例中的半导体器件，在此不再详细赘述。
102.外围结构200可以包含cmos(互补金属氧化物半导体)、sram(静态随机存取存储器)、dram(动态随机存取存储器)、fpga(现场可编程门阵列)、cpu(中央处理器)、xpoint芯片等器件。
103.具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即puc(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即pnc(periphery near core array)架构等，此处不做具体限定。
104.本发明实施例提供的存储器，能够提高半导体器件中存储沟道结构电性性能的一致性，从而提高存储器的性能。
105.参见图8，是本发明实施例提供的存储系统的结构示意图。
106.如图8所示，本发明实施例还提供一种存储系统，存储系统包括存储器300和控制器400，存储器300与控制器400电性连接，控制器400用于控制存储器300存储数据。存储器300为上述实施例中的存储器，在此不再详细赘述。
107.所述存储系统可以应用于计算机、电视、机顶盒、车载等终端产品上。
108.本发明实施例提供的存储系统，能够提高存储器的性能，从而提高存储系统的性能。
109.综上所述，虽然本发明实施例已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明实施例，本领域的普通技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与润饰，因此本发明实施例的保护范围以权利要求界定的范围为准。