三维（3D）半导体存储器装置和包括其的电子系统的制作方法

三维(3d)半导体存储器装置和包括其的电子系统
1.相关申请的交叉引用
2.本技术要求于2020年11月18日在韩国知识产权局提交的韩国专利申请no.10-2020-0154241的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
3.本发明构思的实施例涉及一种半导体装置和/或包括其的电子系统，更具体地，涉及一种具有改善的可靠性和集成密度的三维(3d)半导体存储器装置和/或包括其的电子系统。


背景技术：

4.半导体装置已经被高度集成以提供优异的性能和低制造成本。半导体装置的集成密度直接影响半导体装置的成本，从而导致高度集成的半导体装置的需求。二维(2d)或平面半导体装置的集成密度可以主要由单位存储器单元所占据的面积确定。因此，形成精细图案的技术可能较大地影响2d或平面半导体装置的集成密度。然而，由于需要极其高价的设备来形成精细图案，因此2d半导体装置的集成密度不断增大，但仍受限制。因此，已经开发了三维(3d)半导体存储器装置来克服以上限制。3d半导体存储器装置可以包括三维布置的存储器单元。


技术实现要素：

5.本发明构思的实施例可以提供一种能够改善可靠性和集成密度的三维(3d)半导体存储器装置和/或包括其的电子系统。
6.在实施例中，3d半导体存储器装置可以包括顺序地堆叠的外围电路结构、中间绝缘层和单元阵列结构。单元阵列结构可以包括：第一衬底，其包括单元阵列区域和连接区域；堆叠结构，其包括交替地堆叠在第一衬底上的电极层和电极层间绝缘层；平面化绝缘层，其覆盖堆叠结构的位于连接区域上的端部；以及第一导通孔。第一导通孔可以穿透平面化绝缘层、第一衬底和中间绝缘层，并且可以将电极层之一连接到外围电路结构。第一导通孔可以包括彼此一体地连接的第一过孔部分和第二过孔部分。第一过孔部分可以穿透平面化绝缘层，并且具有第一宽度。第二过孔部分可以穿透中间绝缘层，并且具有大于第一宽度的第二宽度。
7.在另一实施例中，3d半导体存储器装置可以包括顺序地堆叠的外围电路结构、中间绝缘层和单元阵列结构。单元阵列结构可以包括：第一衬底，其包括单元阵列区域和连接区域；源极结构，其位于第一衬底上；堆叠结构，其包括交替地堆叠在第一衬底上的电极层和电极层间绝缘层；多个竖直图案，其在单元阵列区域上穿透堆叠结构和源极结构，以与第一衬底相邻；平面化绝缘层，其覆盖堆叠结构的位于连接区域上的端部；第一导通孔；以及过孔绝缘图案，其围绕第一导通孔的侧壁。第一导通孔可以穿透平面化绝缘层、第一衬底和中间绝缘层，并且将电极层之一连接到外围电路结构。过孔绝缘图案可以包括第一绝缘部
分和第二绝缘部分。第一绝缘部分可以位于第一导通孔与平面化绝缘层之间以及第一导通孔与中间绝缘层的上部之间。第二绝缘部分可以位于第一导通孔的下部与中间绝缘层的下部之间。第二绝缘部分可以从第一绝缘部分横向突出。第二绝缘部分可以位于中间绝缘层的上部与外围电路结构之间。
8.在另一实施例中，电子系统可以包括半导体装置和控制器。半导体装置可以包括：顺序地堆叠的外围电路结构、中间绝缘层和单元阵列结构；以及输入/输出焊盘，其电连接到外围电路结构。控制器可以通过输入/输出焊盘电连接到半导体装置，并且被配置为控制半导体装置。单元阵列结构可以包括：第一衬底，其包括单元阵列区域和连接区域；堆叠结构，其包括交替地堆叠在第一衬底上的电极层和电极层间绝缘层；平面化绝缘层，其覆盖堆叠结构的位于连接区域上的端部；以及第一导通孔。第一导通孔可以穿透平面化绝缘层、第一衬底和中间绝缘层，并且可以将电极层之一连接到外围电路结构。平面化绝缘层可以包括具有第一宽度的第一通孔，并且中间绝缘层可以包括具有大于第一宽度的第二宽度的第二通孔。第一导通孔可以位于第一通孔和第二通孔中。
附图说明
9.本发明构思鉴于附图和所附详细描述将变得更显而易见。
10.图1a是示出根据本发明构思的一些实施例的包括半导体装置的电子系统的示意图。
11.图1b是示意性地示出根据本发明构思的一些实施例的包括半导体装置的电子系统的透视图。
12.图1c和图1d是示意性地示出根据本发明构思的一些实施例的半导体封装件的截面图。
13.图2是示出根据本发明构思的一些实施例的三维(3d)半导体存储器装置的平面图。
14.图3a是图2的部分
‘
p1’的放大平面图。
15.图3b是图2的部分
‘
p2’的放大平面图。
16.图4a是根据本发明构思的一些实施例的沿图3a的线a-a’截取的截面图。
17.图4b是根据本发明构思的一些实施例的沿图3b的线b-b’截取的截面图。
18.图5a是图4a的部分
‘
p3’的放大图。
19.图5b是图4b的部分
‘
p4’的放大图。
20.图6a至图6e是示出制造图4b的3d半导体存储器装置的工艺的截面图。
21.图7a是根据本发明构思的一些实施例的沿图3a的线a-a’截取的截面图。
22.图7b是根据本发明构思的一些实施例的沿图3b的线b-b’截取的截面图。
23.图7c是图7b的部分
‘
p4’的放大图。
24.图8a至图8c是示出制造图7b的3d半导体存储器装置的工艺的截面图。
25.图9a是根据本发明构思的一些实施例的沿图3a的线a-a’截取的截面图。
26.图9b是根据本发明构思的一些实施例的沿图3b的线b-b’截取的截面图。
27.图9c是图9b的部分
‘
p4’的放大图。
28.图10a至图10c是示出制造图9b的3d半导体存储器装置的工艺的截面图。
29.图11是图2的部分
‘
p2’的放大平面图。
30.图12是根据本发明构思的一些实施例的沿图11的线b-b’截取的截面图。
31.图13是示出根据本发明构思的一些实施例的半导体装置的截面图。
具体实施方式
32.在下文中，将参照附图更加详细地描述本发明构思的实施例。
33.图1a是示出根据本发明构思的一些实施例的包括半导体装置的电子系统的示意图。
34.参照图1a，根据本发明构思的一些实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以为包括一个或多个半导体装置1100的存储装置或者包括存储装置的电子装置。例如，电子系统1000可以为包括一个或多个半导体装置1100的固态驱动器(ssd)装置、通用串行总线(usb)装置、计算系统、医疗装置或通信装置。
35.半导体装置1100可以为例如nand闪速存储器装置的非易失性存储器装置。半导体装置1100可以包括第一结构1100f和第一结构1100f上的第二结构1100s。在特定实施例中，第一结构1100f可以设置在第二结构1100s的一侧。第一结构1100f可以为外围电路结构，其包括解码器电路(解码器)1110、页缓冲器1120和逻辑电路1130。第二结构1100s可以为存储器单元结构，其包括位线bl、共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2、以及共源极线csl与位线bl之间的存储器单元串cstr。
36.在第二结构1100s中，存储器单元串cstr中的每一个可以包括与共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。可以不同地改变下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量。
37.在一些实施例中，上晶体管ut1和ut2可以包括串选择晶体管，下晶体管lt1和lt2可以包括接地选择晶体管。栅极下线ll1和ll2可以分别为下晶体管lt1和lt2的栅电极。字线wl可以分别为存储器单元晶体管mct的栅电极，栅极上线ul1和ul2可以分别为上晶体管ut1和ut2的栅电极。
38.在一些实施例中，下晶体管lt1和lt2可以包括彼此串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可以通过使用栅致漏极泄漏(gidl)现象来用在用于擦除存储在存储器单元晶体管mct中的数据的擦除操作中。
39.共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl、以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f的内部延伸到第二结构1100s中的第一连接布线1115电连接到解码器电路1110。位线bl可以通过从第一结构1100f的内部延伸到第二结构1100s中的第二连接布线1125电连接到页缓冲器1120。
40.第一结构1100f的解码器电路1110和页缓冲器1120可以对在多个存储器单元晶体管mct之中选择的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电
路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f的内部延伸到第二结构1100s中的输入/输出连接布线1135电连接到逻辑电路1130。
41.控制器1200可以包括处理器1210、nand控制器1220和主机接口(主机i/f)1230。电子系统1000可以包括多个半导体装置1100。在一些实施例中，在此情况下，控制器1200可以控制多个半导体装置1100。
42.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据期望的和/或可替换地预定的固件来操作，并且可以控制nand控制器1220访问半导体装置1100。nand控制器1220可以包括用于处理与半导体装置1100的通信的nand接口(nand i/f)1221。可以通过nand接口1221传输用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储器单元晶体管mct中的数据和要从半导体装置1100的存储器单元晶体管mct读取的数据。主机接口1230可以在电子系统1000与外部主机之间提供通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
43.图1b是示意地示出根据本发明构思的一些实施例的包括半导体装置的电子系统的透视图。
44.参照图1b，根据本发明构思的一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可以通过形成在主板2001的布线图案2005连接到控制器2002。
45.主板2001可以包括连接器2006，其包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而改变。在一些实施例中，电子系统2000可以通过通用串行总线(usb)接口、外围部件互连快速(pci-express)接口、串行高级技术附件(sata)接口和用于通用闪速存储(ufs)的m-phy接口之一与外部主机通信。在一些实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括电力管理集成电路(pmic)，其用于将从外部主机供应的电力分配到控制器2002和半导体封装件2003。
46.控制器2002可以将数据写入半导体封装件2003中和/或从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
47.dram 2004可以为缓冲器存储器，其用于减小外部主机和与数据存储空间对应的半导体封装件2003之间的速度差。包括在电子系统2000中的dram 2004还可以操作为高速缓存存储器，并且可以提供用于在控制半导体封装件2003的操作中临时存储数据的空间。在电子系统2000包括dram 2004的情况下，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
48.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装件衬底2100的连接结构2400以及覆盖封装件衬底2100上的半导体芯片2200和连接结构2400的模制层
2500。
49.封装件衬底2100可以为包括封装件上焊盘2130的印刷电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1a的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠结构3210和竖直结构3220。半导体芯片2200中的每一个可以包括根据本发明构思的一些实施例的半导体装置(例如，三维(3d)半导体存储器装置)，这将在随后进行描述。
50.在一些实施例中，连接结构2400可以为将输入/输出焊盘2210电连接到封装件上焊盘2130的键合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过键合引线方法彼此电连接，并且可以通过键合引线方法电连接到封装件衬底2100的封装件上焊盘2130。根据特定实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构代替具有键合引线的连接结构2400彼此电连接。
51.在一些实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在与主板2001不同的插件衬底上，并且控制器2002和半导体芯片2200可以通过形成在插件衬底处的布线彼此连接。
52.图1c和图1d是示意性地示出根据本发明构思的一些实施例的半导体封装件的截面图。图1c和图1d是用于示出图1b的半导体封装件的示例实施例的沿图1b的线i-i’截取的截面图。
53.参照图1c，在半导体封装件2003中，封装件衬底2100可以为印刷电路板。封装件衬底2100可以包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的顶表面上的封装件上焊盘2130(见图1b)、设置在封装件衬底主体部分2120的底表面上或被其暴露的封装件下焊盘2125、以及设置在封装件衬底主体部分2120中以将封装件上焊盘2130电连接到封装件下焊盘2125的内部布线2135。封装件上焊盘2130可以电连接到连接结构2400。封装件下焊盘2125可以通过导电连接部分2800连接到图1b的电子系统2000的主板2001的布线图案2005。
54.半导体芯片2200中的每一个可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有外围布线3110的外围电路区域。第二结构3200可以包括源极结构3205、源极结构3205上的堆叠结构3210、穿透堆叠结构3210的竖直结构3220、电连接到竖直结构3220的位线3240以及电连接到堆叠结构3210的字线(见图1a的wl)的单元接触插塞3235。第一结构3100/第二结构3200/半导体芯片2200还可以包括随后要描述的分隔结构。
55.半导体芯片2200中的每一个可以包括穿通布线3245，其电连接到第一结构3100的外围布线3110，并且延伸到第二结构3200中。穿通布线3245可以设置在堆叠结构3210外部，并且还可以被设置为穿透堆叠结构3210。半导体芯片2200中的每一个还可以包括输入/输出焊盘2210(见图1b)，其电连接到第一结构3100的外围布线3110。
56.参照图1d，在半导体封装件2003a中，半导体芯片2200a中的每一个可以包括半导体衬底4010、半导体衬底4010上的第一结构4100和设置在第一结构4100上并且通过晶圆键合方法键合到第一结构4100的第二结构4200。
57.第一结构4100可以包括具有外围布线4110和第一键合结构4150的外围电路区域。
第二结构4200可以包括源极结构4205、源极结构4205与第一结构4100之间的堆叠结构4210、穿透堆叠结构4210的竖直结构4220以及分别电连接到竖直结构4220和堆叠结构4210的字线(见图1a的wl)的第二键合结构4250。例如，第二键合结构4250可以分别通过电连接到竖直结构4220的位线4240和电连接到字线(见图1a的wl)的单元接触插塞4235来电连接到竖直结构4220和字线(见图1a的wl)。第一结构4100的第一键合结构4150可以与第二结构4200的第二键合结构4250接触，并且键合到第二结构4200的第二键合结构4250。第一键合结构4150和第二键合结构4250的键合部分可以由例如铜(cu)形成。
58.第一结构4100、第二结构4200和半导体芯片2200a可以包括根据随后要描述的实施例的源极结构。半导体芯片2200a中的每一个还可以包括电连接到第一结构4100的外围布线4110的输入/输出焊盘2210(见图1b)。
59.图1c的半导体芯片2200(或图1d的半导体芯片2200a)可以通过具有键合引线形状的连接结构2400彼此电连接。在特定实施例中，同一半导体封装件中的半导体芯片(例如，图1c的半导体芯片2200或图1d的半导体芯片2200a)可以通过包括硅通孔(tsv)的连接结构彼此电连接。
60.图1c的第一结构3100和图1d的第一结构4100可以对应于以下要描述的实施例中的外围电路结构，并且图1c的第二结构3200和图1d的第二结构4200可以对应于以下要描述的实施例中的单元阵列结构。
61.图2是示出根据本发明构思的一些实施例的3d半导体存储器装置的平面图。图3a是图2的部分
‘
p1’的放大平面图。图3b是图2的部分
‘
p2’的放大平面图。图4a是根据本发明构思的一些实施例的沿图3a的线a-a’截取的截面图。图4b是根据本发明构思的一些实施例的沿图3b的线b-b’截取的截面图。图5a是图4a的部分
‘
p3’的放大图。图5b是图4b的部分
‘
p4’的放大图。
62.参照图2、图3a和图3b，单元阵列结构cs可以设置在外围电路结构ps上。单元阵列结构cs可以包括存储器区域mer和在平面图中观看时围绕存储器区域mer的边缘区域edr。在存储器区域mer中，单元阵列结构cs可以包括在第二方向d2上布置的真实块blkr。真实块blkr可以为能够实际执行数据的写入/擦除/读取操作的存储器块。虚设块blkd1至blkd3可以设置在真实块blkr中的设置在期望的和/或可替换地预定的位置处的相邻两个真实块blkr之间。虚设块blkd1至blkd3可以包括在第二方向d2上布置的第一虚设块blkd1至第三虚设块blkd3。虚设块blkd1至blkd3可以不用作存储器块。换言之，可以不对虚设块blkd1至blkd3执行数据的写入/擦除/读取操作。
63.参照图2，第一分隔绝缘图案sl1可以分别设置在块blkr和blkd1至blkd3之间。第一分隔绝缘图案sl1可以设置在第一凹槽区域g1中。第一分隔绝缘图案sl1可以具有在第一方向d1上延伸的线形。第一分隔绝缘图案sl1可以具有包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个的单层或多层结构。块blkr和blkd1至blkd3中的每一个可以包括单元阵列区域car和设置在单元阵列区域car的两端的连接区域cnr。
64.真实块blkr以及第一虚设块blkd1和第三虚设块blkd3中的每一个可以在单元阵列区域car和连接区域cnr中具有第二凹槽g2。在真实块blkr以及第一虚设块blkd1和第三虚设块blkd3中的每一个中，第二凹槽g2可以在第一方向d1上布置，并且可以彼此间隔开。第二分隔绝缘图案sl2可以设置在第二凹槽g2中的每一个中。第二虚设块blkd2可以不具有
第二凹槽g2。第二虚设块blkd2还可以包括设置在单元阵列区域car中的中心导通孔区域thvr。
65.参照图3a、图3b、图4a和图4b，外围电路结构ps可以包括第一衬底103。第一衬底103可以为单晶硅衬底或绝缘体上硅(soi)衬底。器件隔离层105可以设置在第一衬底103中以限定有源区域。外围晶体管ptr可以设置在有源区域上。外围晶体管ptr中的每一个可以包括外围栅电极、外围栅极绝缘层和在外围栅电极的两侧设置在第一衬底103中的外围源极/漏极区域。外围晶体管ptr可以用外围层间绝缘层107覆盖。外围层间绝缘层107可以具有包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个的单层或多层结构。外围布线109和外围接触件33可以设置在外围层间绝缘层107中。外围布线109和外围接触件33可以包括导电材料。
66.外围布线109中的一些和外围接触件33中的一些可以电连接到外围晶体管ptr。外围布线109和外围晶体管ptr可以构成图1a的页缓冲器1120和解码电路1110。外围电路结构ps可以包括设置在其顶端的第一外围导电焊盘至第三外围导电焊盘30a、30b和30c。
67.蚀刻停止层111和中间绝缘层21可以顺序地堆叠在外围电路结构ps上。蚀刻停止层111可以包括相对于中间绝缘层21具有蚀刻选择性的材料。例如，蚀刻停止层111可以包括氮化硅层。中间绝缘层21可以包括氧化硅层。
68.单元阵列结构cs可以设置在中间绝缘层21上。包括在单元阵列结构cs中的块blkr和blkd1至blkd3中的每一个可以包括顺序地堆叠的第二衬底201、源极结构scl、堆叠结构st、以及第一上绝缘层205和第二上绝缘层207。堆叠结构st可以包括交替地堆叠的电极层el和电极层间绝缘层12。例如，第二衬底201可以为单晶硅层、硅外延层或soi衬底。例如，第二衬底201可以掺杂有第一导电类型的掺杂剂。例如，第一导电类型的掺杂剂可以为硼(p型)。可替换地，第一导电类型的掺杂剂可以为砷或磷(n型)。
69.电极层el中的最下一个可以对应于图1a的栅极下线ll1和ll2。电极层el中的最上一个可以对应于图1a的栅极上线ul1和ul2。位于块blkr和blkd1至blkd3中的一个中的最上位置处的至少一个电极层el可以被中心分隔图案9和第二凹槽g2划分为多条线，多条线可以形成栅极上线ul1和ul2。其它电极层el可以对应于图1a的字线wl。
70.例如，电极层el可以包括掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。电极层间绝缘层12中的每一个可以具有包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个的单层或多层。
71.源极结构scl可以包括设置在最下电极层间绝缘层12与第二衬底201之间的第一源极图案sc1和设置在第一源极图案sc1与第二衬底201之间的第二源极图案sc2。第一源极图案sc1可以包括掺杂有掺杂剂的半导体图案(例如，掺杂有第一导电类型或与第一导电类型相反的第二导电类型的掺杂剂的多晶硅)。第二源极图案sc2可以包括掺杂有掺杂剂的半导体图案(例如，掺杂有掺杂剂的多晶硅)。第二源极图案sc2还可以包括与第一源极图案sc1的半导体材料不同的半导体材料。掺杂在第二源极图案sc2中的掺杂剂的导电类型可以与掺杂在第一源极图案sc1中的掺杂剂的导电类型相同。掺杂在第二源极图案sc2中的掺杂剂的浓度可以等于或不同于掺杂在第一源极图案sc1中的掺杂剂的浓度。源极结构scl可以对应于图1a的共源极线csl。
72.参照图3a和图4a，竖直半导体图案vs和中心虚设竖直图案cdvs可以穿透块blkr和blkd1至blkd3中的每一个的单元阵列区域car中的电极层间绝缘层12和电极层el。中心虚设竖直图案cdvs可以在沿着第一方向d1的线上布置。中心分隔图案9可以设置在中心虚设竖直图案cdvs的上部之间。栅极绝缘层go可以设置在电极层el与竖直半导体图案vs之间以及电极层el与中心虚设竖直图案cdvs之间。竖直半导体图案vs和中心虚设竖直图案cdvs可以具有空心杯形。竖直半导体图案vs和中心虚设竖直图案cdvs可以包括例如单晶硅或多晶硅。
73.填充绝缘图案29可以填充竖直半导体图案vs和中心虚设竖直图案cdvs中的每一个的内部。例如，填充绝缘图案29可以具有包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个的单层或多层结构。位线焊盘34可以分别设置在竖直半导体图案vs和中心虚设竖直图案cdvs上。位线焊盘34可以包括掺杂有掺杂剂和/或金属(例如，钨、铝或铜)的多晶硅。第二源极图案sc2可以穿透栅极绝缘层go，以与竖直半导体图案vs和中心虚设竖直图案cdvs的下部的侧壁接触。
74.参照图4a和图5a，栅极绝缘层go可以包括隧道绝缘层tl、电荷存储层sn和阻挡绝缘层bcl。电荷存储层sn可以包括包含导电纳米点的俘获绝缘层、浮动栅电极和/或绝缘层。例如，电荷存储层sn可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层叠俘获层中的至少一个。隧道绝缘层tl可以包括能带隙大于电荷存储层sn的能带隙的材料中的至少一种，阻挡绝缘层bcl可以包括诸如氧化铝层或氧化铪层的高k电介质层。栅极绝缘层go还可以包括高k电介质层hl。高k电介质层hl可以设置在阻挡绝缘层bcl与电极层el之间。高k电介质层hl还可以设置在电极层el与电极层间绝缘层12之间。高k电介质层hl可以具有高于氧化硅层的介电常数的介电常数，并且可以包括例如金属氧化物层(诸如氧化铪层或氧化铝层)。栅极绝缘层go的下部可以通过第二源极图案sc2与栅极绝缘层go的上部分离。第一分隔绝缘图案sl1的一部分可以平行于第二方向d2朝向电极层el突出，以设置在彼此相邻的电极层间绝缘层12之间。第一分隔绝缘图案sl1的侧壁可以具有不均匀结构。第二分隔绝缘图案sl2的侧壁的形状可以与第一分隔绝缘图案sl1的侧壁的形状相同/相似。
75.第一分隔绝缘图案sl1和第二分隔绝缘图案sl2中的每一个可以穿透第一上绝缘层205和堆叠结构st。源极接触线csplg可以设置在第一分隔绝缘图案sl1和第二分隔绝缘图案sl2中的每一个中。源极接触线csplg可以包括导电材料。源极接触线csplg可以与源极结构scl的第二源极图案sc2接触。当在平面图中观看时，源极接触线csplg中的每一个可以具有沿着第一分隔绝缘图案sl1和第二分隔绝缘图案sl2中的每一个在第一方向d1上延伸的线形。尽管未在附图中示出，但是在特定实施例中，源极接触线csplg中的每一个可以具有彼此间隔开的多个接触插塞形状，而非线形。
76.参照图3a和图4a，位线导通孔blthv可以设置在第二虚设块blkd2的中心导通孔区域thvr中。位线导通孔blthv可以穿透第一上绝缘层205、堆叠结构st、源极结构scl、第二衬底201、中间绝缘层21和蚀刻停止层111，以分别与第一外围导电焊盘30a接触。衬底绝缘图案25可以设置在第二衬底201与位线导通孔blthv之间。第一过孔绝缘图案ss1可以设置在位线导通孔blthv与堆叠结构st之间、位线导通孔blthv与源极结构scl之间、位线导通孔blthv与衬底绝缘图案25之间、位线导通孔blthv与中间绝缘层21之间以及位线导通孔blthv与蚀刻停止层111之间。位线导通孔blthv可以在第一方向d1上以之字形形式布置。
77.参照图3a和图4a，第二上绝缘层207可以设置在第一上绝缘层205上。在第二方向d2上彼此平行地延伸的第一导电线bll可以设置在第二上绝缘层207上。第一导电线bll可以对应于图1a的位线bl。第一接触件ct1可以穿透第一上绝缘层205和第二上绝缘层207以将设置在竖直半导体图案vs上的位线焊盘34连接到第一导电线bll。第一接触件ct1可以不设置于设置在中心虚设竖直图案cdvs上的位线焊盘34上。第二接触件ct2可以穿透第二上绝缘层207，以将位线导通孔blthv连接到第一导电线bll之一。因此，竖直半导体图案vs可以连接到第一导电线bll。第一导电线bll可以通过位线导通孔blthv电连接到外围电路结构ps的页缓冲器(见图1a的1120)。
78.参照图3b和图4b，包括在块blkr和blkd1至blkd3中的每一个中的堆叠结构st可以在连接区域cnr中具有阶梯形状。换言之，电极层el和电极层间绝缘层12可以在连接区域cnr中具有阶梯形状。电极层el和电极层间绝缘层12在第一方向d1上的长度可以随着距外围电路结构ps的距离减小而顺序地增大。平面化绝缘层220可以覆盖堆叠结构st的形成阶梯形状的端部。平面化绝缘层220可以包括氧化硅层或多孔绝缘层。第一上绝缘层205和第二上绝缘层207可以顺序地堆叠在平面化绝缘层220上。电极层el的端部可以分别连接到单元接触插塞cc。单元接触插塞cc可以穿透第二上绝缘层207、第一上绝缘层205和电极层间绝缘层12，以分别与电极层el接触。
79.参照图3b，边缘虚设竖直图案edvs可以穿透平面化绝缘层220以及电极层el和电极层间绝缘层12的形成阶梯形状的端部。当在平面图中观看时，边缘虚设竖直图案edvs中的每一个可以具有在期望的和/或可替换地预定的方向上拉长的椭圆形。边缘虚设竖直图案edvs的截面可以与图4a的竖直半导体图案vs或中心虚设竖直图案cdvs的截面相同/相似。边缘虚设竖直图案edvs中的每一个的内部还可以用填充绝缘图案29填充。栅极绝缘层go还可以设置在边缘虚设竖直图案edvs与电极层el之间。
80.参照图4b，第二导电线cl可以设置在第二上绝缘层207上。在连接区域cnr中，边缘导通孔ethv可以穿透第一上绝缘层205、平面化绝缘层220、第二衬底201、中间绝缘层21和蚀刻停止层111，以分别与第二外围导电焊盘30b接触。在本实施例中，边缘导通孔ethv可以与堆叠结构st间隔开。边缘导通孔ethv可以分别通过设置在第二上绝缘层207中的第三接触件ct3连接到第二导电线cl。因此，电极层el可以连接到例如外围电路结构ps的解码器电路(见图1a的1110)。衬底绝缘图案25可以设置在第二衬底201与边缘导通孔ethv之间。第二过孔绝缘图案ss2可以设置在边缘导通孔ethv与平面化绝缘层220之间、边缘导通孔ethv与衬底绝缘图案25之间、边缘导通孔ethv与中间绝缘层21之间以及边缘导通孔ethv与蚀刻停止层111之间。衬底绝缘图案25中的每一个可以设置在衬底孔sh中，并且可以在平面图中具有环形。
81.参照图4a、图4b和图5b，边缘导通孔ethv可以与位线导通孔blthv具有相同的形状。第二过孔绝缘图案ss2可以与第一过孔绝缘图案ss1具有相同的形状。边缘导通孔ethv和位线导通孔blthv可以包括从由钨、铝、铜、钛和钽组成的组选择的至少一种金属。过孔绝缘图案ss1和ss2可以包括诸如氧化硅、氮化硅和/或氮氧化硅的绝缘材料。
82.边缘导通孔ethv可以包括彼此一体地形成的第一过孔部分tp1、第二过孔部分tp2和第三过孔部分tp3。换言之，第一过孔部分至第三过孔部分tp1、tp2和tp3可以构成一体。第一过孔部分tp1可以设置在形成在第一上绝缘层205、平面化绝缘层220和衬底绝缘图案
25中的第一通孔th1中。第二过孔部分tp2和第三过孔部分tp3可以设置在形成在中间绝缘层21和蚀刻停止层111中的第二通孔th2中。第二过孔绝缘图案ss2可以设置在边缘导通孔ethv与第一通孔th1和第二通孔th2的内侧壁之间。
83.第三过孔部分tp3可以穿透第二过孔绝缘图案ss2，以与第二外围导电焊盘30b接触。第二过孔绝缘图案ss2可以与第一过孔部分tp1的侧壁、第二过孔部分tp2的顶表面、侧壁和底表面以及第三过孔部分tp3的侧壁接触。第二过孔绝缘图案ss2的一部分可以设置在第二过孔部分tp2与衬底绝缘图案25之间以及第二过孔部分tp2与第二外围导电焊盘30b之间。第二过孔绝缘图案ss2可以具有无论其位置而基本恒定的第一厚度t1。在本实施例中，第二通孔th2的高度h1可以大于第一厚度t1的两倍。第二过孔绝缘图案ss2可以不完全填充第二通孔th2。覆盖第二过孔部分tp2的顶表面的第二过孔绝缘图案ss2的顶表面可以与中间绝缘层21的顶表面共面。
84.第一外围导电焊盘30a和第二外围导电焊盘30b中的每一个可以在第一方向d1上具有第一宽度w1。第二通孔th2可以在第一方向d1上具有大于第一宽度w1的第二宽度w2。第一过孔部分tp1可以在第一方向d1上具有第三宽度w3。第二过孔部分tp2可以在第一方向d1上具有大于第三宽度w3的第四宽度w4。第三过孔部分tp3可以在第一方向d1上具有小于第四宽度w4的第五宽度w5。衬底绝缘图案25可以在第一方向d1上具有第六宽度w6。第六宽度w6可以大于第二宽度w2。第四宽度w4可以小于第二宽度w2。第五宽度w5可以等于或小于第三宽度w3。第二过孔绝缘图案ss2可以与第二衬底201间隔开。第一通孔th1可以具有小于第二宽度w2的第九宽度w9。
85.参照图2、图4b和图5b，穿透中间绝缘层21和蚀刻停止层111的衬底接触插塞23可以设置在边缘区域edr的第二衬底201之下。衬底接触插塞23可以包括掺杂有掺杂剂的多晶硅。衬底接触插塞23可以与第三外围导电焊盘30c接触。衬底接触插塞23可以防止第二衬底201电浮动。衬底接触插塞23可以用作用于使第二衬底201接地的电连接路径或旁路。衬底接触插塞23可以在第一方向d1上具有第七宽度w7。第三外围导电焊盘30c可以在第一方向d1上具有大于第七宽度w7的第八宽度w8。
86.在根据本实施例的3d半导体存储器装置中，可以减少或最小化由于导通孔blthv和ethv的结构而导致的错位，并且因此可以改善可靠性。另外，可以通过过孔绝缘图案ss1和ss2确保相邻的导通孔blthv与ethv之间的绝缘距离，并且因此可以减小寄生电容，以最小化/防止操作错误。
87.图6a至图6e是示出制造图4b的3d半导体存储器装置的工艺的截面图。
88.参照图2、图4a、图5b和图6a，可以制造外围电路结构ps。可以在第一衬底103中形成器件隔离层105以限定有源区域。可以在有源区域上形成外围晶体管ptr。多层外围层间绝缘层107可以被形成为覆盖外围晶体管ptr，可以在外围层间绝缘层107中形成外围接触件33和外围布线109。可以在外围电路结构ps的顶端中形成第一外围导电焊盘至第三外围导电焊盘30a、30b和30c。可以在外围电路结构ps的整个顶表面上顺序地形成蚀刻停止层111和中间绝缘层21。可以将中间绝缘层21和蚀刻停止层111图案化以形成分别暴露出第一外围导电焊盘30a至第三外围导电焊盘30c的下孔bh。掺杂有掺杂剂的多晶硅层可以形成为填充下孔bh，然后，可以对多晶硅层执行化学机械抛光(cmp)工艺以在下孔bh中形成牺牲图案40和衬底接触插塞23。与第二通孔th2一样，牺牲图案40中的每一个可以具有第二宽度
w2。与图5b一样，衬底接触插塞23可以具有小于第三外围导电焊盘30c的宽度w8的宽度w7，因此可以在衬底接触插塞23的形成中确保错位余量。
89.接着，可以在中间绝缘层21上形成第二衬底201。可以通过形成半导体外延层或将单晶半导体衬底附着到中间绝缘层21上来形成第二衬底201。第二衬底201可以被称作半导体层。可以将第二衬底201图案化以形成多个衬底孔sh，可以通过用绝缘材料填充衬底孔sh来形成衬底绝缘图案25。衬底绝缘图案25可以被形成为具有大于牺牲图案40的宽度w2的宽度w6。第二衬底201可以通过衬底绝缘图案25与牺牲图案40间隔开。
90.参照图2、图4a和图6b，可以通过各种工艺在第二衬底201上形成源极结构scl、堆叠结构st、平面化绝缘层220、竖直半导体图案vs、竖直图案cdvs和edvs以及第一上绝缘层205。
91.参照图2、图4a和图6c，在连接区域cnr中，可以通过顺序地蚀刻第一上绝缘层205、平面化绝缘层220和衬底绝缘图案25来形成暴露出牺牲图案40的第一通孔th1。第一通孔th1可以被形成为具有第九宽度w9。第九宽度w9可以小于牺牲图案40的宽度w2。
92.参照图6d，可以通过执行各向同性蚀刻工艺经由第一通孔th1来去除牺牲图案40，从而形成第二通孔th2。因此，第二通孔th2可以被形成为具有图5b的第二宽度w2。由于第二衬底201通过图6c中的衬底绝缘图案25与牺牲图案40间隔开，因此第二衬底201可以在去除牺牲图案40时不受到损坏。
93.参照图6e，可以在第一上绝缘层205上共形地形成过孔绝缘层，并且可以对过孔绝缘层执行各向异性蚀刻工艺，以形成覆盖第一通孔th1和第二通孔th2的内侧壁并且暴露出第二外围导电焊盘30b的顶表面的第二过孔绝缘图案ss2。接着，可以形成导电层，并且可以对导电层执行cmp工艺，以形成填充第一通孔th1和第二通孔th2的边缘导通孔ethv。
94.接着，参照图4a和图4b，可以在第一上绝缘层205上形成第二上绝缘层207。接下来，可以形成第一接触件ct1至第三接触件ct3、单元接触插塞cc、第一导电线bll和第二导电线cl。
95.在一些实施例中，可以通过分别与边缘导通孔ethv和第二过孔绝缘图案ss2相同和/或相似的方法来形成位线导通孔blthv和第一过孔绝缘图案ss1。例如，与图6a一样，可以在第二虚设块blkd2的中心导通孔区域thvr中的第一外围导电焊盘30a上形成牺牲图案40。当形成图6c的第一通孔th1时或之后，可以在第二虚设块blkd2的中心导通孔区域thvr中形成用于位线导通孔blthv的第一通孔th1。与图6d一样，当去除连接区域cnr的牺牲图案40时，还可以去除中心导通孔区域thvr的牺牲图案40以形成暴露出第一外围导电焊盘30a的第二通孔th2。当形成图6e中的边缘导通孔ethv和第二过孔绝缘图案ss2时，可以同时形成位线导通孔blthv和第一过孔绝缘图案ss1。
96.在根据本实施例的制造3d半导体存储器装置的方法中，牺牲图案40的宽度w2可以大于第一外围导电焊盘30a和第二外围导电焊盘30b的宽度w1，并且因此即使在形成第一通孔th1时发生错位，第一通孔th1也可以容易地暴露出牺牲图案40。换言之，可以使用牺牲图案40来确保错位余量。因此，与在没有牺牲图案40的情况下形成直接暴露出第一外围导电焊盘30a和第二外围导电焊盘30b的导通孔的情况相比，可以减少或防止工艺缺陷。结果，可以改善3d半导体存储器装置的成品率和可靠性。
97.另外，在根据本实施例的制造3d半导体存储器装置的方法中，可以在形成衬底接
触插塞23时形成牺牲图案40，并且因此可以不需要用于形成牺牲图案40的附加工艺。结果，可以简化制造工艺。
98.图7a是根据本发明构思的一些实施例的沿图3a的线a-a’截取的截面图。图7b是根据本发明构思的一些实施例的沿图3b的线b-b’截取的截面图。图7c是图7b的部分
‘
p4’的放大图。
99.参照图7a至图7c，在根据本实施例的3d半导体存储器装置中，位线导通孔blthv和边缘导通孔ethv中的每一个的宽度w3可以随着它们更靠近外围电路结构ps而减小。位线导通孔blthv和边缘导通孔ethv不包括图5b的第二过孔部分tp2和第三过孔部分tp3。过孔绝缘图案ss1和ss2中的每一个可以包括：第一绝缘部分ssp1，其覆盖导通孔blthv或ethv的上部的侧壁，并且设置在第一通孔th1中；以及第二绝缘部分ssp2，其覆盖导通孔blthv或ethv的下部的侧壁，并且设置在第二通孔th2中。可以彼此一体地形成第一绝缘部分ssp1和第二绝缘部分ssp2。第二绝缘部分ssp2可以填充第二通孔th2的突出侧壁部分。第二通孔th2的高度h1可以在导通孔blthv或ethv的上部的侧壁上的第一绝缘部分ssp1的第一厚度t1的100％至200％的范围内。第二通孔th2的高度h1可以对应于第二绝缘部分ssp2的厚度。第二绝缘部分ssp2可以从第一绝缘部分ssp1横向突出，以设置在中间绝缘层21与外围电路结构ps之间。第二绝缘部分ssp2的顶表面可以低于中间绝缘层21的顶表面。中间绝缘层21可以覆盖第二绝缘部分ssp2的顶表面和侧壁。其它部件可以与参照图2至图5b描述的那些相同或相似。
100.图8a至图8c是示出制造图7b的3d半导体存储器装置的工艺的截面图。
101.参照图8a，在图6a的步骤中，牺牲图案40可以被形成为低于衬底接触插塞23的顶表面。在本实施例中，牺牲图案40可以被形成为具有第一高度h1。接着，可以执行参照图6a至图6c描述的工艺，并且可以形成暴露出牺牲图案40的第一通孔th1。在本实施例中，牺牲图案40可以包括与衬底接触插塞23的材料不同的材料。
102.参照图8b，可以通过第一通孔th1去除牺牲图案40以形成第二通孔th2。接下来，可以在第一上绝缘层205上共形地形成过孔绝缘层69。过孔绝缘层69可以被形成为具有无论其位置而基本恒定的第一厚度t1。第一厚度t1可以为填充第二通孔th2的侧壁部分而不完全填充第一通孔th1的厚度。例如，第一厚度t1可以在第一高度h1的50％至100％的范围内。
103.参照图7a和图8c，可以对过孔绝缘层69执行各向异性蚀刻工艺，因此，可以去除第一上绝缘层205上的过孔绝缘层69以暴露出第一上绝缘层205。另外，可以去除第二通孔th2的底表面上的过孔绝缘层69，以暴露出第一外围导电焊盘30a和第二外围导电焊盘30b的顶表面，并且形成过孔绝缘图案ss1和ss2。接着，导电层可以被形成为填充第一通孔th1和第二通孔th2，可以对导电层执行cmp工艺以形成导通孔blthv和ethv。其它工艺可以与参照图6a至图6e描述的那些相同或相似。
104.图9a是根据本发明构思的一些实施例的沿图3a的线a-a’截取的截面图。图9b是根据本发明构思的一些实施例的沿图3b的线b-b’截取的截面图。图9c是图9b的部分
‘
p4’的放大图。
105.参照图9a至图9c，在根据本实施例的3d半导体存储器装置中，导通孔blthv和ethv中的每一个可以包括第一过孔部分tp1、第二过孔部分tp2和第三过孔部分tp3。第二过孔部分tp2可以穿透衬底绝缘图案25，并且可以从衬底绝缘图案25的顶表面突出。第二过孔部分
tp2的顶表面usr可以高于第二衬底201的顶表面。例如，位线导通孔blthv的第二过孔部分tp2可以穿透源极结构scl，并且可以延伸到最下电极层间绝缘层12中。第一过孔绝缘图案ss1可以设置在源极结构scl与中心导通孔区域thvr中的位线导通孔blthv的第二过孔部分tp2之间。边缘导通孔ethv的第二过孔部分tp2可以延伸到连接区域cnr中的平面化绝缘层220中。其它部件可以与参照图4a、图4b和图5b描述的那些相同或相似。
106.图10a至图10c是示出制造图9b的3d半导体存储器装置的工艺的截面图。
107.参照图10a，可以在图6a的步骤中省略牺牲图案40的形成。接着，可以在中间绝缘层21上形成第二衬底201和衬底绝缘图案25。
108.参照图10b，可以在第二衬底201上形成下牺牲模层42。下牺牲模层42可以包括相对于第二衬底201和衬底绝缘图案25两者具有蚀刻选择性的材料。例如，下牺牲模层42可以包括氮化硅层。可以顺序地蚀刻下牺牲模层42、衬底绝缘图案25、中间绝缘层21和蚀刻停止层111以形成暴露出第一外围导电焊盘30a和第二外围导电焊盘30b的下孔bh。可以通过用牺牲材料填充下孔bh来形成牺牲图案40。这里，牺牲图案40可以包括相对于衬底绝缘图案25和下牺牲模层42具有蚀刻选择性的材料。例如，牺牲图案40可以包括多晶硅或硅锗。
109.参照图10c，可以去除下牺牲模层42以暴露出牺牲图案40的顶表面和上侧壁。接下来，可以如参照图6b描述地形成堆叠结构st、平面化绝缘层220和第一上绝缘层205。可以蚀刻第一上绝缘层205和平面化绝缘层220以形成暴露出牺牲图案40的第一通孔th1。此时，由于牺牲图案40的顶表面从第二衬底201的顶表面突出，因此可以容易地形成第一通孔th1以防止未打开缺陷。接着，可以执行参照图6d和图6e描述的工艺。
110.图11是图2的部分
‘
p2’的放大平面图。图12是根据本发明构思的一些实施例的沿图11的线b-b’截取的截面图。
111.参照图11和图12，在连接区域cnr中，堆叠结构st的电极层el可以具有分别在与第一方向d1相反的方向上横向凹陷的区域。凹陷的区域rc1中的每一个可以用模塑牺牲层14填充。模塑牺牲层14可以包括相对于电极层间绝缘层12具有蚀刻选择性的材料。例如，模塑牺牲层14可以包括氧化硅层。模塑牺牲层14可以与电极层间绝缘层12的顶表面和底表面接触。衬底绝缘图案25可以穿透源极结构scl，以与最下电极层间绝缘层12接触。在连接区域cnr中，边缘导通孔ethv可以穿透电极层间绝缘层12、模塑牺牲层14、衬底绝缘图案25、中间绝缘层21和蚀刻停止层111，以与第二外围导电焊盘30b接触。边缘导通孔ethv可以与参照图4b和图5b描述的具有相同/相似的结构。可替换地，边缘导通孔ethv可以具有图7b或图9b的结构。如图11所示，第二导电线cl可以将边缘导通孔ethv连接到单元接触插塞cc。即，边缘通孔ethv可以通过第三接触件ct3、第二导电线cl和单元接触插塞cc将电极层el之一连接到外围电路结构ps的第二外围导电焊盘30b。
112.图13是示出根据本发明构思的一些实施例的半导体装置的截面图。
113.参照图13，半导体装置1400可以具有芯片到芯片(c2c)结构。可以在第一晶圆上制造包括单元阵列结构cs的上芯片，可以在与第一晶圆不同的第二晶圆上制造包括外围电路结构ps的下芯片，然后，可以通过键合方法将上芯片和下芯片彼此连接。c2c结构可以意味着通过键合方法将上芯片和下芯片彼此连接。例如，键合方法可以意味着将形成在上芯片的最下金属层中的第一键合金属1272a电连接到形成在下芯片的最上金属层中的第二键合金属1273a的方法。例如，当第一键合金属1272a和第二键合金属1273a由铜(cu)形成时，键
合方法可以为cu到cu键合方法。可替换地，第一键合金属1272a和第二键合金属1273a可以由铝(al)或钨(w)形成。
114.半导体装置1400的外围电路结构ps和单元阵列结构cs中的每一个可以包括连接区域cnr和边缘区域edr。边缘区域edr可以被称作“外部焊盘键合区域”。
115.外围电路结构ps可以与参照图4a和图4b描述的那些相同或相似。外围电路结构ps还可以包括设置在边缘区域edr中的外围内部连接布线1240a和第一输入/输出接触插塞1203。第一衬底103的底表面可以被下绝缘层1201覆盖。下输入/输出焊盘1240b可以设置在下绝缘层1201下方。下输入/输出焊盘1240b可以通过第一输入/输出接触插塞1203连接到外围内部连接布线1240a。
116.单元阵列结构cs可以与参照图4a和图4b描述的那些相同或相似。单元阵列结构cs还可以包括覆盖第二上绝缘层207的第三上绝缘层1301。单元阵列结构cs还可以包括穿透边缘区域edr中的上绝缘层1301、207和205、平面化绝缘层220以及中间绝缘层21的第二输入/输出接触插塞1303。上输入/输出焊盘1305可以设置在第三上绝缘层1301上。
117.在根据本发明构思的实施例的3d半导体存储器装置和包括其的电子系统中，可以通过导通孔的结构来确保错位余量，因此可以改善可靠性。另外，可以通过过孔绝缘图案来确保相邻的导通孔之间的绝缘距离，因此可以减少寄生电容以最小化/防止操作错误。
118.以上公开的元件中的一个或多个可以包括：处理电路(诸如包括逻辑电路的固件)；硬件/软件组合(诸如执行软件的处理器)；或者它们的组合，或者在其中实施。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
119.尽管已经参照示例实施例描述了本发明构思，但是对本领域技术人员将显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应理解，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围由所附的权利要求及其等同物的最宽泛的允许范围来确定，并且将不受前述描述限定或限制。