半导体结构及其制作方法、存储器与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法、存储器。


背景技术：

2.随着半导体技术的发展，集成电路芯片的集成度已经高达几亿乃至几十亿个半导体器件的规模。由于不同的需求，集成电路芯片的布线设计变得越来越复杂。为了满足需求，相关技术中，通过多层互连结构实现集成电路中多个半导体器件之间的相互连接。
3.然而，随着集成电路的小型化发展，互连结构的关键尺寸在不断缩小，互连结构的可靠性受到了极大的挑战。


技术实现要素：

4.为解决相关技术问题，本发明实施例提出一种半导体结构及其制作方法、存储器。
5.本发明实施例一方面提供了一种半导体结构的制作方法，包括：在绝缘层中形成多个凹槽；在所述凹槽的侧壁及所述绝缘层的顶面形成介质层；
6.在形成有所述介质层的凹槽中以及形成有所述介质层的所述绝缘层的顶面形成互连层；
7.通过化学机械研磨(cmp，chemical mechanical polishing)工艺，去除位于所述绝缘层的顶面上的所述互连层以及位于所述凹槽中的部分所述互连层，其中，所述绝缘层顶面上的所述介质层用于作为所述化学机械研磨工艺的停止层。
8.上述方案中，所述方法还包括：通过所述化学机械研磨工艺，去除位于所述绝缘层顶面上的所述介质层以及位于所述凹槽中的部分所述介质层和部分所述互连层。
9.上述方案中，所述凹槽的开口尺寸随着所述凹槽深度的增加而减小；位于所述凹槽侧壁的所述介质层的厚度随着所述凹槽深度的增加而减小。
10.上述方案中，所述在所述凹槽的侧壁及所述绝缘层的顶面形成介质层，包括：
11.在所述凹槽的侧壁、底部及所述绝缘层的顶面上形成介质层；
12.去除所述凹槽底部的所述介质层，得到位于所述凹槽侧壁及所述绝缘层的顶面上的所述介质层。
13.上述方案中，所述方法还包括：
14.在其侧壁形成有介质层的凹槽中以及在位于所述绝缘层的顶表面上的介质层上形成阻挡层；
15.在所述阻挡层表面形成互连层；
16.所述去除位于所述绝缘层的顶面上的所述互连层，包括：
17.去除位于所述绝缘层的顶面上的所述互连层和位于所述绝缘层的顶面上的所述阻挡层。
18.本发明实施例另一方面提供了一种半导体结构，所述半导体结构由本发明上述实施例中任一项所述的方法制备得到，所述半导体结构包括：
19.绝缘层；
20.位于所述绝缘层中的多个凹槽；
21.位于所述凹槽侧壁和绝缘层顶表面的介质层；
22.位于所述凹槽中的互连层；其中，位于所述绝缘层顶表面上的所述介质层与所述互连层的顶面齐平；所述绝缘层顶面上的所述介质层用于作为化学机械研磨工艺的停止层。
23.本发明实施例还提供了另一种半导体结构，所述半导体结构由本发明上述实施例中任一项所述的方法制备得到，所述半导体结构包括：
24.绝缘层；
25.位于所述绝缘层中的多个凹槽；
26.位于所述凹槽侧壁的介质层；
27.位于所述凹槽中的互连层；其中，位于所述凹槽侧壁的所述介质层与所述互连层的顶面以及所述绝缘层的顶表面齐平；位于所述绝缘层顶面上的所述介质层用于作为化学机械研磨工艺的停止层。
28.上述方案中，所述凹槽的开口尺寸随着所述凹槽深度的增加而减小；位于所述凹槽侧壁的所述介质层的厚度随着所述凹槽深度的增加而减小。
29.上述方案中，所述半导体结构还包括位于所述互连层与所述介质层之间的阻挡层。
30.上述方案中，所述介质层的材料包括高介电常数材料。
31.上述方案中，所述介质层的材料包括低介电常数材料。
32.本发明实施例中又提供了一种存储器，包括：本发明上述实施例中任一项所述的半导体结构。
33.本发明实施例提供了一种半导体结构及其制作方法、存储器。其中，所述半导体结构的制作方法包括：在绝缘层中形成多个凹槽；在所述凹槽的侧壁及所述绝缘层的顶面形成介质层；在形成有所述介质层的凹槽中以及形成有所述介质层的所述绝缘层的顶面形成互连层；通过化学机械研磨工艺，去除位于所述绝缘层的顶面上的所述互连层以及位于所述凹槽中的部分所述互连层，其中，所述绝缘层顶面上的所述介质层用于作为所述化学机械研磨工艺的停止层。本发明实施例中，一方面，通过在用于形成半导体结构的凹槽侧壁上形成介质层以降低两个相邻的半导体结构之间由于距离较近引起的横向(横向可以理解为与凹槽深度方向垂直的方向)电压击穿的概率，从而提高半导体结构的可靠性；另一方面，在形成半导体结构的过程中，通过在绝缘层顶面上设置一层介质层，以在后续通过化学机械研磨工艺去除位于绝缘层的顶面上的互连层时，位于绝缘层的顶面上的介质层作为所述化学机械研磨工艺的停止层，能够减少化学机械研磨工艺对绝缘层的去除量，进而降低制造成本。
附图说明
34.图1a为相关技术中提供的一种在互连结构之间出现电压击穿问题时的剖面示意图；
35.图1b为相关技术中提供的一种在互连结构之间出现电子迁移问题时的剖面示意
图；
36.图2为本发明实施例提供的一种半导体结构的制作方法流程示意图；
37.图3a-图3h为本发明实施例提供的一种半导体结构的制作过程剖面示意图。
具体实施方式
38.为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
39.在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
40.可以理解的是，本发明中的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
41.此外，为了便于描述，可以在本文中使用诸如“在
……
上”、“在
……
之上”、“在
……
上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
42.在本发明实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
43.在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
44.在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
45.随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个半导体器件的规模，超大规模集成电路的布线更为复杂。而随着集成电路中半导体器件数量的增加，半导体器件的信号集成需要越来越多高密度的互连结构实现连接。
46.具体地，互连结构是在半导体器件的后段(beol，back-end-of-line)工艺中形成，可根据集成电路的不同需要在半导体衬底上生长不同的互连结构。然而，随着集成电路的小型化发展，半导体器件的工艺尺寸在不断缩小，使得多个互连结构之间存在诸多影响可
靠性的问题。
47.示例性的，相关技术中，为了降低成本，常常采用减小互连结构的关键尺寸，以增大相同区域内互连结构的密度来实现。而在形成互连结构的过程中，通过相关工艺，例如物理气相沉积(pvd，physical vapor deposition)工艺形成的互连结构一般会出现顶部径宽大、底部径宽小，即上大下小的结构。并且，由于多个互连结构之间的距离过近，可能导致在两个互连结构的顶部之间出现电压击穿(vbd，break down voltage)问题，如图1a所示。
48.示例性的，相关技术中，形成互连结构的过程中，由于互连结构的关键尺寸缩小，以致该互连结构的深宽比(ar，aspect ratio)增加，进而导致通过相关工艺形成的互连结构出现异常的电子迁移(em，electromigration)问题，如图1b所示。
49.基于此，为了解决至少部分上述问题，本发明实施例提供了一种半导体的制作方法；其中，图2为本发明实施例半导体结构的制作方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
50.步骤201：在绝缘层中形成多个凹槽；
51.步骤202：在所述凹槽的侧壁及所述绝缘层的顶面形成介质层；
52.步骤203：在形成有所述介质层的凹槽中以及形成有所述介质层的所述绝缘层的顶面形成互连层；
53.步骤204：通过化学机械研磨工艺，去除位于所述绝缘层的顶面上的所述互连层以及位于所述凹槽中的部分所述互连层，其中，所述绝缘层顶面上的所述介质层用于作为所述化学机械研磨工艺的停止层。
54.图3a-3h为本发明实施例提供的一种半导体结构的制作过程的剖视图的示例。应当理解，图2中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作；并且应当理解，图2中所示的多个具体的操作步骤之间并不是必须按照图2所示的顺序依次完成，也可以是在任何具体操作步骤之前、之后或之间执行其他操作步骤。下面结合图2、图3a-3h描述本发明各实施例的半导体结构的形成方法。
55.这里，所述半导体结构可以被用于形成半导体器件的至少一部分，例如互连结构。
56.需要说明的是，在绝缘层中形成多个凹槽之前，需要先提供绝缘层301，如图3a所示。
57.实际应用中，可通过pvd、化学气相沉积(cvd，chemical vapor deposition)工艺、原子层沉积(ald，atomic layer deposition)工艺或其组合的方式形成绝缘层301。绝缘层301的组成材料可以包括氧化物，例如二氧化硅，但不局限于此。
58.在步骤201中，参考图3b，在绝缘层301中形成多个凹槽302。
59.需要说明的是，在形成凹槽302之前，需要在上述绝缘层301的上方形成图案化的掩膜层，形成该图案化的掩膜层涉及一系列工艺步骤，例如首先沉积一层掩膜层，在该掩膜层上涂覆光刻胶，再进行曝光和显影，接着通过溶解或灰化除去光刻胶，最终形成图案化的掩膜层。掩膜层的材料例如可以是氮化硅。
60.可以理解的是，本发明实施例的半导体结构采用的掩膜层的图案可以包括一系列预设图案。
61.实际应用中，形成凹槽302的方法可以包括干法等离子体刻蚀，但不局限于此。
62.需要说明的是，在形成具有较深凹槽的过程中，由于等离子体轰击到凹槽开口处
的离子数量随着凹槽深度的增加而减小，因此，在形成该凹槽的过程中，易于出现凹槽的顶部径宽与凹槽的底部径宽不同的情况。
63.基于此，在一些实施例中，所述凹槽的开口尺寸随着所述凹槽深度的增加而减小，如图3b所示。
64.需要说明的是，在一些具体实施例中，由于选择的工艺方法不同，形成的凹槽也会存在顶部径宽与底部径宽基本一致的形态。本实施例中，以凹槽顶部径宽与底部径宽不一致为例进行说明。
65.在步骤202中，如图3c所示，在凹槽302的侧壁及所述绝缘层的顶面形成介质层303。
66.实际应用中，通过在凹槽302的侧壁上形成介质层303，该介质层303可以用于降低两个半导体结构之间由于距离较近引起的电压击穿问题、电子迁移问题以及电阻-电容延迟(rc)延迟问题。
67.这里，rc延迟为集成电路中由电阻(r)控制电容(c)充放电过程引起的信号延迟。
68.具体地，用于形成所述介质层的材料包括高介电常数材料(高k材料，high k materials)。高k材料包括：氧化铪(hfo2)、氧化锆(zro2)等中的一种或多种。
69.这里，高k材料一般指介电常数高于3.9的材料。
70.可以理解的是，材料的介电常数越高，说明该材料的导电性能越差，绝缘性能越好。因此，介质层的材料设置成高介电常数材料，该介质层具有高的耐击穿电压；进而可以降低相邻两个半导体结构之间的电压击穿的概率。
71.另外，需要说明的是，所述介质层303的材料还可以包括低介电常数材料(低k材料，low k materials)，例如碳掺杂氧化硅(也被称为碳氧化硅)等。
72.这里，低k材料一般指介电常数低于2.8的材料。
73.由于低k材料的导电性能较好，因此，低介电常数的介质层可以用于减小相邻两个半导体结构之间存在的寄生电容，进而降低rc延迟，提高半导体器件的响应速率。
74.这里，在集成电路芯片的制程中，在通过降低集成电路中使用的介质层的介电常数，降低集成电路的漏电电流，进而降低半导体结构之间的电容效应的同时，还可以降低集成电路发热程度等。
75.实际应用中，可通过pvd、cvd、ald或其组合的方式形成介质层303。
76.在一些实施例中，所述在所述凹槽302的侧壁及所述绝缘层的顶面形成介质层303，包括：
77.在所述凹槽302的侧壁、底部及所述绝缘层301顶面上形成介质层；
78.去除所述凹槽302底部的所述介质层303，以得到位于所述凹槽的侧壁及所述绝缘层的顶面上的所述介质层303。
79.实际应用中，选择的沉积方式不同，可能会使得介质层形成的位置不同。本发明实施例中，介质层303位于凹槽302的侧壁、底部及绝缘层301顶面上。
80.示例性的，如图3c所示，在形成介质层的过程中，由于采用的沉积工艺自身具有自限性，可能存在部分凹槽302的底部形成介质层303，而另一部分凹槽302的底部未形成介质层303的现象，因此，为了满足多个凹槽的一致性，需要去除凹槽底部的介质层303。
81.另外，为了满足在形成有介质层303的凹槽302中形成与凹槽302的底部接触的互
连层；在形成介质层303的工艺过程中，也需要去除凹槽底部的介质层303。
82.基于此，本发明实施例中，在凹槽302的侧壁、底部及绝缘层301顶面上形成介质层303后，对凹槽底部的介质层303进行回刻处理，以去除位于凹槽302底部的介质层303，如图3d所示。
83.可以理解的是，上述回刻处理的工艺中所采用的方法包括干法等离子体刻蚀，但不限于此。
84.需要说明的是，在进行回刻处理的过程中，刻蚀工艺还可以对位于凹槽侧壁的介质层进行修整，使得位于凹槽侧壁的介质层中远离凹槽侧壁的一侧的均匀性提高；更有利于提高后续工艺制程(例如填充工艺)中形成的互连层的阶梯覆盖率，提高半导体结构的可靠性，增大半导体可靠性的工艺窗口。
85.由于对形成有介质层303的凹槽302进行了回刻处理，因此，在凹槽302中形成的互连层的底部与所述凹槽302的底部直接接触。
86.在一些实施例中，如图3e所示，所述方法还包括：
87.在其侧壁形成有介质层303的凹槽中以及在位于绝缘层的顶表面上的介质层303上形成阻挡层304。
88.实际应用中，如图3e所示，形成的阻挡层覆盖于介质层的上表面、凹槽302的侧壁以及凹槽302的底部，用于阻挡互连层305中电荷的扩散。
89.这里，阻挡层的材料可以包括氮化物，例如氮化钛(tin)；或者阻挡层的材料包括不同于介质层的材料和互连层的任何合适的材料。
90.实际应用中，形成阻挡层的方式包括但不限于cvd、pvd、ald等。
91.在步骤203中，如图3f所示，在形成有所述介质层303的凹槽中以及形成有所述介质层303的所述绝缘层301的顶面形成互连层305。
92.在其侧壁形成有介质层303的凹槽302中以及形成有所述介质层303的所述绝缘层的顶面形成互连层305，包括：在所述阻挡层304表面形成互连层305。
93.这里，互连层305可以包括金属钨，多晶硅等。
94.实际应用中，可通过pvd、cvd、ald或其组合的方式形成互连层305。
95.需要说明的是，互连层305的底部与所述凹槽302的底部直接接触，可以理解为，在具体的应用场景中，互连层305的底部可以与绝缘层中的其他器件结构(例如源极)电连接；或者，根据实际的应用情况，在将部分绝缘层301去除后，此时互连层305贯穿所述绝缘层301，进而使得互连层305的底部可以与其他器件结构实现电连接。
96.在步骤204中，去除位于所述绝缘层301的顶面上的所述互连层305以及位于所述凹槽中的部分所述互连层305。
97.实际应用中，可以通过化学机械研磨工艺，去除位于绝缘层301的顶面上的互连层305以及位于所述凹槽中的部分所述互连层305，以形成顶面与阻挡层304顶面基本齐平的互连层305，如图3g所示。
98.这里，基本齐平可以理解为通过化学机械研磨工艺后，形成的互连层305的顶面与阻挡层304的顶面在同一平面上平齐，以及在化学机械研磨过程中由于工艺误差范围之内造成互连层305的顶面与阻挡层304的顶面之间产生的未在同一平面上的平齐的情况。
99.需要说明的是，由于半导体结构的适用场景不同，对半导体的结构的需求存在差
异，例如，需要半导体结构中的互连层与绝缘层顶面齐平。
100.基于此，在一些实施例中，所述方法还包括：通过所述化学机械研磨工艺，去除位于所述绝缘层顶面上的所述介质层以及位于所述凹槽中的部分所述介质层和部分所述互连层。
101.这里，如图3h所示，形成顶面与绝缘层301顶面基本齐平的介质层303和互连层305。
102.需要说明的是，上述形成顶面与绝缘层301顶面基本齐平的介质层303和互连层305的过程可以是通过化学机械研磨工艺一步完成，即通过化学机械研磨工艺一次将位于所述绝缘层的顶面上的所述互连层305和介质层303以及位于所述凹槽中的部分所述互连层305和介质层303一同去除；也可以通过化学机械研磨工艺分多步完成，即先将位于所述绝缘层301顶面上的所述互连层305以及位于所述凹槽中的部分所述互连层305进行去除；再将位于所述绝缘层301的顶面上的所述介质层303以及位于所述凹槽中的部分所述互连层305进行去除；以在所述凹槽中形成顶面与所述绝缘层顶面基本齐平的介质层303和互连层305；这里，所述互连层305的底部与所述凹槽302的底部直接接触；所述绝缘层301顶面上的所述介质层303用于作为所述化学机械研磨工艺的停止层。
103.可以理解的是，介质层用于作为所述化学机械研磨工艺的停止层，一方面可以减少对绝缘层的过去除，即减少去除量，进而降低制造成本。另一方面，可以使得前期工艺中形成凹槽的深宽比降低，以在凹槽中沉积介质层时提高沉积工艺的工艺窗口。
104.可以理解的是，降低凹槽的深宽比还可以降低半导体结构的欧姆接触。
105.需要说明的是，本发明上述实施例中阻挡层304位于介质层303和互连层305之间，因此，在一些具体实施例中，去除位于所述绝缘层301的顶面上的所述互连层305和介质层303，包括：
106.去除位于所述绝缘层301的顶面上的所述互连层305、所述阻挡层304及所述介质层303。
107.在一些实施例中，本发明上述实施例中形成的所述介质层303的厚度随着所述凹槽深度的增加而减小。
108.实际应用中，由于凹槽302的开口尺寸随着凹槽深度的增加而减小，使得凹槽的径宽呈现出上大下小的形态；这里，将位于凹槽侧壁的介质层303的厚度设置成随着凹槽302开口深度的增加而减少，呈现上厚下薄的形态，进而可以使得后续工艺中，在形成有介质层303的凹槽302中形成的互连层的阶梯覆盖率得到提高。
109.需要说明的是，在半导体器件的制作过程中，经常需要在高深宽比(har，high aspect ratios)的开口中形成介质层。一般利用位于开口底部的介质层的厚度(btop)与位于开口顶部的介质层的厚度(ttop)的比例来衡量介质层的阶梯覆盖率。理想情况下，介质层的厚度随着开口深度的增加保持不变即阶梯覆盖率为1。
110.需要说明的是，这里，位于凹槽中的介质层的厚度可以理解为介质层位于凹槽侧壁上的厚度，其厚度的起始计算面为凹槽侧壁。
111.而相关技术中，由于凹槽的开口尺寸随着凹槽深度的增加而减小，凹槽的径宽呈现出上大下小的形态，因而在相应凹槽中形成的半导体结构的厚度会随着开口深度的增加而减少即阶梯覆盖率小于1，呈现上大下小的形态。
112.基于此，当半导体结构出现上大下小时，两个半导体结构的顶部之间出现电压击穿的概率增大，且易于出现半导体结构中的电子迁移问题，进而影响半导体器件的电学性能。
113.因此，本发明实施例中，在形成有介质层的凹槽中形成互连层，有利于提高互连层的阶梯覆盖率，使得该互连层的侧壁上下均匀性得到很好的提升，即所述互连层的侧壁的垂直度较好，进而可以有效减少半导体结构中出现的电子迁移问题。
114.需要说明的是，在一些具体实施例中，当形成的凹槽的侧壁的垂直度较好，即凹槽的顶部径宽与底部径宽基本一致时，在该凹槽的侧壁上形成的介质层的厚度上下基本保持一致，即介质层的阶梯覆盖率较好。同样，可以使得后续工艺中，在形成有介质层303的凹槽302中形成的半导体结构的阶梯覆盖率得到提高。
115.实际应用中，这里所述互连层305的侧壁的垂直度较好，即所述互连层305的开口尺寸随着深度的增加基本保持不变；进而可以降低互连层305的电子迁移问题。
116.实际应用中，如图3h所示，通过化学机械研磨工艺，去除位于所述绝缘层301上表面上的介质层303和互连层305，以及去除位于凹槽302中的部分互连层305，以在凹槽302中形成顶面与绝缘层301的顶面基板齐平的互连层305。所述互连层305的。
117.可以理解的是，位于绝缘层301上表面上的介质层303作为化学机械研磨工艺的刻蚀停止层，可以降低化学机械研磨的工艺成本。
118.需要说明的是，相关技术中，在不增设介质层而形成顶面与绝缘层的顶面基板齐平的互连层的过程中，由于化学机械研磨工艺的应用需求，需要在绝缘层上形成深度较深的凹槽，使得凹槽的深宽比增加；之后，再通过化学机械研磨工艺去除位于绝缘层上的阻挡层和互连层；其中，在该化学机械研磨工艺的过程中需要去除部分绝缘层，才能得到具有预设高度的半导体结构。
119.而采用本发明上述实施例中半导体结构的制作方法，在互连层与凹槽侧壁之间设置的介质层(即位于凹槽中的介质层)能够降低两个相邻的半导体结构之间由于距离较近引起的横向(横向可以理解为与凹槽深度方向垂直的方向)电压击穿的概率，从而提高半导体结构的可靠性；其中，绝缘层顶面上的介质层作为化学机械研磨工艺的停止层，还可以减少化学机械研磨工艺中去除的绝缘层的量；进而降低成本。具体地，
120.在本发明上述实施例中化学机械研磨工艺中不需要去除绝缘层，就可以得到预设高度的半导体结构。因此，可以减少绝缘层的损失；进而降低成本。进一步地，由于化学机械研磨不需要去除部分绝缘层，因此，在绝缘层中形成凹槽时，凹槽的深度可以不需要过深，从而可以降低凹槽的深宽比，增大工艺窗口，提高半导体结构的可靠性。
121.本发明实施例还提供一种半导体结构，所述半导体结构由本发明上述实施例中任一项所述的半导体结构的制作方法制备得到，如图3g所示，所述半导体结构包括：
122.绝缘层；
123.位于所述绝缘层中的多个凹槽；
124.位于所述凹槽侧壁和绝缘层顶表面的介质层；
125.位于所述凹槽中的互连层；其中，位于所述绝缘层顶表面上的所述介质层与所述互连层的顶面齐平；所述绝缘层顶面上的所述介质层用于作为化学机械研磨工艺的停止层。
126.本发明实施例还提供另一种半导体结构，所述半导体结构由本发明上述实施例中任一项所述的半导体结构的制作方法制备得到，如图3h所示，所述半导体结构包括：
127.绝缘层；
128.位于所述绝缘层中的多个凹槽；
129.位于所述凹槽侧壁的介质层；
130.位于所述凹槽中的互连层；其中，位于所述凹槽侧壁的所述介质层与所述互连层的顶面以及所述绝缘层的顶表面齐平；位于所述绝缘层顶面上的所述介质层用于作为化学机械研磨工艺的停止层。
131.实际应用中，绝缘层301的材料包括但不限于氧化物，例如氧化硅。
132.参考图3g、图3h，绝缘层301中包括多个凹槽302。
133.在一些实施例中，所述凹槽的开口尺寸随着所述凹槽深度的增加而减小。
134.介质层303设置在凹槽302的侧壁上和绝缘层301顶表面上。
135.在一些实施例中，所述介质层的厚度随着所述凹槽深度的增加而减小。
136.互连层305设置在凹槽中；其中，互连层305的底部与凹槽302的底部接触。
137.在一些实施例中，所述半导体结构还包括：位于所述互连层305与所述绝缘层301之间的阻挡层304。
138.本发明实施例中的半导体结构的各层均可通过氧化、原子层沉积、cvd或pvd等外延生长方式形成，以及本领域技术人员熟知的方式形成半导体结构。
139.实际应用中，通过在凹槽302的侧壁上形成介质层303，该介质层303可以用于降低相邻的两个半导体结构之间由于距离较近引起的电压击穿问题、电子迁移问题以及rc延迟问题。
140.在一些具体实施例中，所述介质层303的材料包括高介电常数材料，或者低介电常数材料。
141.实际应用中，所述介质层303的材料可以包括高介电常数k的材料；高k介电常数的材料包括：hfo2、zro2等中的一种或多种。在本发明实施例中，将介质层的材料设置成高介电常数材料，该介质层具有高的耐击穿电压；进而可以更好的降低半导体结构之间的电压击穿的概率。
142.实际应用中，所述介质层303的材料还可以包括低介电常数材料，例如碳掺杂氧化硅(也被称为碳氧化硅)等。
143.这里，在所述介质层的材料包括高介电常数材料时，该介质层可以更好的用于降低相邻的两个半导体结构之间出现的电压击穿问题。而在半导体器件使用的过程中还可以将所述介质层的材料设置成低介电常数材料。可以理解的是，低介电常数材料也可以用于降低相邻的两个半导体结构之间存在的寄生电容，进而降低rc延迟，提高半导体器件的响应速率。
144.可以理解的是，集成电路芯片中，在通过降低集成电路中使用的介电材料的介电常数，降低集成电路的漏电电流，进而降低半导体结构之间的电容效应的同时，还可以降低集成电路发热温度等。
145.这里，rc延迟为集成电路中由电阻(r)控制电容(c)充放电过程引起的信号延迟。
146.实际应用中，由于凹槽302的开口尺寸随着凹槽深度的增加而减小，所述凹槽的径
宽呈现出上大下小的形态；而将位于凹槽侧壁的介质层303的厚度设置成随着凹槽开口深度的增加而减少，呈现上厚下薄的形态，可以使得后续工艺中，在形成有介质层303的凹槽302中形成的互连层305的阶梯覆盖率得到提高。
147.可以理解的是，提高互连层305的阶梯覆盖率，使得该互连层305的均匀性得到很好的提升，进而可以有效减少半导体结构中出现的电子迁移问题。
148.本发明实施例中，一方面，通过在用于形成半导体结构的凹槽侧壁上形成介质层以降低两个相邻的半导体结构之间由于距离较近引起的横向(横向可以理解为与凹槽深度方向垂直的方向)电压击穿的概率，从而提高半导体结构的可靠性；另一方面，在形成半导体结构的过程中，通过在绝缘层顶面上设置一层介质层，以在后续通过化学机械研磨工艺去除位于绝缘层的顶面上的互连层时，位于绝缘层的顶面上的介质层作为所述化学机械研磨工艺的停止层，能够减少化学机械研磨工艺对绝缘层的去除量，进而降低制造成本。
149.需要说明的是，在一些具体实施例中，当形成的凹槽的侧壁的垂直度较好，即凹槽的顶部径宽与底部径宽基本一致时，通过本发明上述实施例中提供的半导体结构的制作方法，也可以在凹槽的侧壁上形成上下厚度基本保持一致的介质层，即介质层的阶梯覆盖率较好，一方面也可以使得后续工艺中，在凹槽302的侧壁形成互连层305的阶梯覆盖率得到提高；另一方面降低两个相邻的半导体结构之间的电压击穿的概率，从而提高半导体结构的可靠性。
150.本发明实施例还提供了一种存储器，包括：本发明上述各实施例中任一项所述的半导体结构。
151.在一些实施例中，所述存储器器包括三维nand型存储器；所述半导体结构用于形成三维nand型存储器的互连结构。
152.实际应用中，所述存储器例如是3d nand存储器，动态随机存储器(dram，dynamic random access memory)，或相变存储器(pcm，phase change memory)。需要说明的是，所述半导体结构不限于形成上述存储器，也可以是逻辑运算器或模拟电路。
153.需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
154.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。