半导体器件的制作方法

1.本公开涉及集成电路器件，具体地，涉及高度集成的场效应晶体管(例如，pmos、nmos)和制造其的方法。


背景技术：

2.集成电路内的半导体器件的一个示例包括金属氧化物半导体场效应晶体管(mosfet)。为了满足对具有小的图案尺寸(例如，小的布局占位)和减小的设计规则的半导体器件的日益增长的需求，正在积极地按比例缩小mosfet。不幸的是，mosfet的按比例缩小可能导致这些半导体器件的操作特性的劣化。正在进行各种研究，以克服与半导体器件的按比例缩小相关的技术限制，并实现具有高产量和可靠性的更高性能的半导体器件。


技术实现要素：

3.本发明构思的实施方式提供了具有改善的电特性和更高的可靠性的半导体器件以及制造其的方法。
4.根据本发明构思的一实施方式，一种半导体器件可以包括衬底，该衬底包括第一有源区、第二有源区以及在第一有源区和第二有源区之间延伸的场区。第一有源图案提供在第一有源区上，第二有源图案提供在第二有源区上。第一源极/漏极图案提供在第一有源图案上，第二源极/漏极图案提供在第二有源图案上。第一沟道图案提供在第一源极/漏极图案之间，第二沟道图案提供在第二源极/漏极图案之间。第一沟道图案和第二沟道图案中的每个包括堆叠为彼此间隔开的半导体图案。提供栅电极，其从第一沟道图案延伸到第二沟道图案以跨越场区。有利地，在场区上延伸并跨越场区的栅电极的下部的宽度被配置为随着与下面的衬底的顶表面的距离减小而减小。
5.根据本发明构思的另一实施方式，一种半导体器件可以包括在衬底上的有源图案以及在有源图案上的第一沟道图案和第二沟道图案。第一沟道图案和第二沟道图案中的每个包括垂直地堆叠为彼此间隔开的第一至第三半导体图案。提供源极/漏极图案，其插置在第一沟道图案和第二沟道图案之间。提供分别与第一沟道图案和第二沟道图案重叠的第一栅电极和第二栅电极。第一栅极间隔物和第二栅极间隔物分别提供在第一栅电极和第二栅电极的相反的侧表面上。在以第一半导体图案的水平截取的平面图中，源极/漏极图案可以从第一半导体图案延伸到第一栅极间隔物和第二栅极间隔物之间的空间。第一栅极间隔物和第二栅极间隔物中的每个可以包括提供在对应于其的栅电极的侧表面上的第一部分、以及突出到第一半导体图案和栅电极之间的区域中的第二部分。第二部分可以提供在第一半导体图案和栅电极之间以及在源极/漏极图案和栅电极之间。
6.根据本发明构思的另一实施方式，一种半导体器件可以包括其中具有第一有源区、第二有源区和场区的衬底。场区可以在第一有源区和第二有源区之间延伸，并且第一有源区和第二有源区可以在第一方向上彼此相邻。第一有源图案和第二有源图案分别提供在第一有源区和第二有源区上。一对第一源极/漏极图案提供在第一有源图案上，一对第二源
极/漏极图案提供在第二有源图案上。第一沟道图案插置在所述一对第一源极/漏极图案之间，第二沟道图案插置在所述一对第二源极/漏极图案之间。第一沟道图案和第二沟道图案中的每个包括垂直地堆叠为彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案。提供栅电极，其在第一方向上从第一沟道图案延伸到第二沟道图案并跨越场区。第一栅极绝缘层和第二栅极绝缘层分别插置在第一沟道图案和栅电极之间以及在第二沟道图案和栅电极之间。栅极间隔物提供在栅电极的侧表面上，栅极覆盖图案提供在栅电极的顶表面上。第一层间绝缘层提供在栅极覆盖图案上。有源接触被提供为穿透第一层间绝缘层。该有源接触电连接到第一源极/漏极图案和第二源极/漏极图案中的至少一个。栅极接触被提供为穿透第一层间绝缘层，并电连接到栅电极。第二层间绝缘层提供在第一层间绝缘层上。第一金属层提供在第二层间绝缘层中。第一金属层包括电连接到有源接触和栅极接触的第一互连线。第三层间绝缘层提供在第二层间绝缘层上，第二金属层提供在第三层间绝缘层中。第二金属层可以包括电连接到第一互连线的第二互连线。在第一有源区和第二有源区中的每个上，栅电极可以包括插置在衬底和第一半导体图案之间的第一部分、插置在第一半导体图案和第二半导体图案之间的第二部分、插置在第二半导体图案和第三半导体图案之间的第三部分、以及在第三半导体图案上的第四部分。在场区上，栅电极的下部的宽度可以随着与衬底的顶表面的距离减小而减小。
附图说明
7.图1是示出根据本发明构思的一实施方式的半导体器件的平面图。
8.图2a、图3、图4a、图5和图6分别是沿着图1的线a-a'、b-b'、c-c'、d-d'和e-e'截取的截面图。
9.图2b是图2a的部分m的放大截面图。
10.图2c是沿着图2a的线f-f'截取的俯视图。
11.图4b是图4a的部分n的放大截面图。
12.图7至图41是示出根据本发明构思的一实施方式的制造半导体器件的方法的截面图。
13.图7、图9、图12、图15、图20、图25、图30、图34和图38是沿着图1的线a-a'截取以示出根据本发明构思的一实施方式的制造方法的截面图。
14.图16、图21、图26、图31、图35和图39是沿着图1的线b-b'截取以示出根据本发明构思的一实施方式的制造方法的截面图。
15.图10、图13、图17、图22、图27、图32、图36和图40是沿着图1的线c-c'截取以示出根据本发明构思的一实施方式的制造方法的截面图。
16.图18、图23和图28是沿着图1的线d-d'截取以示出根据本发明构思的一实施方式的制造方法的截面图。
17.图8、图11、图14、图19、图24、图29、图33、图37和图41是沿着图1的线e-e'截取以示出根据本发明构思的一实施方式的制造方法的截面图。
具体实施方式
18.图1是示出根据本发明构思的一实施方式的半导体器件的平面图。图2a、图3、图
4a、图5和图6分别是沿着图1的线a-a'、b-b'、c-c'、d-d'和e-e'截取的截面图。图2b是示出图2a的突出显示部分m的放大截面图，而图2c是沿着图2a的线f-f'截取的俯视图。图4b是示出图4a的突出显示部分n的放大截面图。
19.参照图1、图2a、图3、图4a、图5和图6，逻辑单元lc可以提供在衬底100上。作为逻辑电路的部件的逻辑晶体管可以设置在逻辑单元lc上。衬底100可以是由硅、锗、硅锗等形成或包括硅、锗、硅锗等的半导体衬底，或者可以是化合物半导体衬底。作为示例，衬底100可以是硅晶片、硅管芯或绝缘体上半导体(soi)衬底。
20.逻辑单元lc可以包括pmosfet区pr、nmosfet区nr和场区fr。pmosfet区pr和nmosfet区nr可以由形成在衬底100的下部中的第二沟槽tr2限定。换言之，第二沟槽tr2可以放置在pmosfet区pr和nmosfet区nr之间。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此间隔开，且第二沟槽tr2插置在其间。场区fr可以插置在pmosfet区pr和nmosfet区nr之间。场区fr可以表示pmosfet区pr和nmosfet区nr之间的区域。在本说明书中，pmosfet区pr可以被称为第一有源区pr，nmosfet区nr可以被称为第二有源区nr。
21.第一有源图案ap1和第二有源图案ap2可以由形成在衬底100的上部中的第一沟槽tr1限定。第一有源图案ap1和第二有源图案ap2可以分别提供在pmosfet区pr和nmosfet区nr上。第一有源图案ap1和第二有源图案ap2可以不提供在场区fr上。第一沟槽tr1可以比第二沟槽tr2浅。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是衬底100的垂直突出部分。
22.器件隔离层st可以被提供以填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以包括硅氧化物层。第一有源图案ap1和第二有源图案ap2的上部可以垂直地突出高过器件隔离层st(例如，见图6)。器件隔离层st可以不覆盖第一有源图案ap1和第二有源图案ap2的上部。器件隔离层st可以覆盖第一有源图案ap1和第二有源图案ap2的下部侧表面。
23.第一有源图案ap1可以包括用作第一沟道图案ch1的上部。第二有源图案ap2可以包括用作第二沟道图案ch2的上部。第一沟道图案ch1和第二沟道图案ch2中的每个可以包括依次堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一至第三半导体图案sp1、sp2和sp3可以在垂直方向(即，第三方向d3)上彼此间隔开。
24.第一至第三半导体图案sp1、sp2和sp3中的每个可以由硅(si)、锗(ge)或硅锗(sige)形成或包括硅(si)、锗(ge)或硅锗(sige)。在一实施方式中，第一至第三半导体图案sp1、sp2和sp3中的每个可以由晶体硅形成或包括晶体硅。
25.多个第一凹陷rs1可以形成在第一有源图案ap1的上部中。第一源极/漏极图案sd1可以分别提供在第一凹陷rs1中。第一源极/漏极图案sd1可以是第一导电类型(例如，p型)的杂质区。第一沟道图案ch1可以插置在每对第一源极/漏极图案sd1之间。换言之，每对第一源极/漏极图案sd1可以通过第一沟道图案ch1的堆叠的第一至第三半导体图案sp1、sp2和sp3彼此连接。
26.多个第二凹陷rs2可以形成在第二有源图案ap2的上部中。第二源极/漏极图案sd2可以分别提供在第二凹陷rs2中。第二源极/漏极图案sd2可以是第二导电类型(例如，n型)的杂质区。第二沟道图案ch2可以插置在每对第二源极/漏极图案sd2之间。换言之，每对第二源极/漏极图案sd2可以通过第二沟道图案ch2的堆叠的第一至第三半导体图案sp1、sp2和sp3彼此连接。
27.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长(seg)工艺形成的外延图案。作为示例，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个可以具有位于与第三半导体图案sp3的顶表面基本相同的水平处的顶表面。然而，在一实施方式中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个的顶表面可以高于第三半导体图案sp3的顶表面。
28.第一源极/漏极图案sd1可以包括具有比衬底100的晶格常数大的晶格常数的半导体材料(例如，sige)。在这种情况下，一对第一源极/漏极图案sd1可以对其间的第一沟道图案ch1施加压缩应力。第二源极/漏极图案sd2可以由与衬底100相同的半导体材料(例如，si)形成或包括与衬底100相同的半导体材料(例如，si)。
29.每个第一源极/漏极图案sd1可以包括依次堆叠的第一半导体层sel1和第二半导体层sel2。将参照图2a描述第一源极/漏极图案sd1的平行于第二方向d2截取的截面形状。
30.第一半导体层sel1可以覆盖第一凹陷rs1的内表面。第一半导体层sel1可以在向上方向上具有减小的厚度。例如，第一半导体层sel1的在第一凹陷rs1的底部水平处沿第三方向d3测量的厚度可以大于第一半导体层sel1的在第一凹陷rs1的顶部水平处沿第二方向d2测量的厚度。由于第一凹陷rs1的截面轮廓，第一半导体层sel1可以具有“u”形截面。
31.第二半导体层sel2可以填充第一凹陷rs1的排除第一半导体层sel1的剩余空间。第二半导体层sel2的体积可以大于第一半导体层sel1的体积。换言之，第二半导体层sel2的体积与第一源极/漏极图案sd1的总体积之比可以大于第一半导体层sel1的体积与第一源极/漏极图案sd1的总体积之比。
32.第一半导体层sel1和第二半导体层sel2中的每个可以由硅锗(sige)形成或包括硅锗(sige)。详细地，第一半导体层sel1可以被提供为具有相对低的锗浓度。在另一实施方式中，第一半导体层sel1可以被提供为仅包含硅(si)而不包含锗(ge)。第一半导体层sel1的锗浓度可以在0at％至10at％的范围内，其中at％表示原子百分比。
33.第二半导体层sel2可以被提供为具有相对高的锗浓度。作为示例，第二半导体层sel2的锗浓度可以在30at％至70at％的范围内。第二半导体层sel2的锗浓度可以在第三方向d3上增大。例如，第二半导体层sel2的锗浓度在第一半导体层sel1附近可以为约40at％，但是在其顶部水平处可以为约60at％。
34.第一半导体层sel1和第二半导体层sel2可以包括杂质(例如，硼)，从而允许第一源极/漏极图案sd1具有p型导电性。在一实施方式中，第二半导体层sel2中的杂质浓度(以at％计)可以大于第一半导体层sel1中的杂质浓度。
35.第一半导体层sel1可以防止在衬底100与第二半导体层sel2之间以及在第一至第三半导体图案sp1、sp2和sp3与第二半导体层sel2之间发生堆垛层错。堆垛层错可能导致沟道电阻的增大。堆垛层错可能容易地在第一凹陷rs1的底部发生。因此，如果与第一凹陷rs1相邻的第一半导体层sel1被提供为具有相对大的厚度，则可以防止堆垛层错。
36.在用栅电极ge的第一至第三部分po1、po2和po3替换牺牲层sal的工艺中，第一半导体层sel1可以保护第二半导体层sel2。例如，第一半导体层sel1可以防止第二半导体层sel2被用于去除牺牲层sal的蚀刻材料不期望地蚀刻。
37.栅电极ge可以被提供为与第一有源图案ap1和第二有源图案ap2交叉并在第一方向d1上延伸。栅电极ge可以在第二方向d2上以第一节距p1布置。当在平面图中观察时，每个
栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2重叠。
38.栅电极ge可以包括插置在衬底100和第一半导体图案sp1之间的第一部分po1、插置在第一半导体图案sp1和第二半导体图案sp2之间的第二部分po2、插置在第二半导体图案sp2和第三半导体图案sp3之间的第三部分po3、以及在第三半导体图案sp3上的第四部分po4。
39.返回参照图2a，pmosfet区pr上的栅电极ge的第一至第三部分po1、po2和po3可以具有彼此不同的宽度。例如，第三部分po3在第二方向d2上的最大宽度可以大于第二部分po2在第二方向d2上的最大宽度。第一部分po1在第二方向d2上的最大宽度可以大于第三部分po3在第二方向d2上的最大宽度。
40.返回参照图6，栅电极ge可以提供在第一至第三半导体图案sp1、sp2和sp3中的每个的顶表面ts、底表面bs和相反的侧表面sw上。换言之，根据本实施方式的逻辑晶体管可以是其中栅电极ge被提供为三维地围绕沟道图案的三维场效应晶体管(例如，多桥沟道场效应晶体管(mbcfet))。
41.参照图1、图2a、图3、图4a、图5和图6，一对栅极间隔物gs可以分别设置在栅电极ge的第四部分po4的相反的侧表面上。栅极间隔物gs可以沿着栅电极ge并在第一方向d1上延伸。栅极间隔物gs的顶表面可以高于栅电极ge的顶表面。栅极间隔物gs的顶表面可以与第一层间绝缘层110的顶表面共面，这将在下面描述。栅极间隔物gs可以由sicn、sicon和sin中的至少一种形成或包括sicn、sicon和sin中的至少一种。在一实施方式中，栅极间隔物gs可以具有包括至少两层的多层结构，所述至少两层中的每一层由sicn、sicon或sin制成。将参照图2b、图2c和图4b更详细地描述栅极间隔物gs。
42.栅极覆盖图案gp可以提供在栅电极ge上。栅极覆盖图案gp可以沿着栅电极ge并在第一方向d1上延伸。栅极覆盖图案gp可以由相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成或包括相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料，这将在下面描述。例如，栅极覆盖图案gp可以由sion、sicn、sicon和sin中的至少一种形成或包括sion、sicn、sicon和sin中的至少一种。
43.栅极绝缘层gi可以插置在栅电极ge和第一沟道图案ch1之间以及在栅电极ge和第二沟道图案ch2之间。栅极绝缘层gi可以覆盖第一至第三半导体图案sp1、sp2和sp3中的每个的顶表面ts、底表面bs和相反的侧表面sw。栅极绝缘层gi可以覆盖栅电极ge之下的器件隔离层st的顶表面(例如，见图6)。
44.在一实施方式中，栅极绝缘层gi可以包括硅氧化物层、硅氮氧化物层和/或高k电介质层。高k电介质层可以由其介电常数高于硅氧化物的介电常数的高k电介质材料中的至少一种形成或包括其介电常数高于硅氧化物的介电常数的高k电介质材料中的至少一种。作为示例，高k电介质材料可以由以下中的至少一种形成或包括以下中的至少一种：铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和/或铅锌铌酸盐。
45.在另一实施方式中，半导体器件可以包括使用负电容器的负电容(nc)fet。例如，栅极绝缘层gi可以包括表现出铁电材料特性的铁电层和表现出顺电材料特性的顺电层。
46.铁电层可以具有负电容，顺电层可以具有正电容。在两个或更多个电容器串联连
接并且每个电容器具有正电容的情况下，总电容可以小于每个电容器的电容。相比之下，在串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可以具有正值，并且可以大于每个电容的绝对值。
47.在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增大。由于总电容的这种增大，包括铁电层的晶体管在室温下可以具有小于60mv/decade的亚阈值摆幅(ss)。
48.铁电层可以具有铁电材料特性。铁电层可以由例如以下中的至少一种形成或包括例如以下中的至少一种：铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和/或铅锆钛氧化物。这里，铪锆氧化物可以是掺有锆(zr)的铪氧化物。替代地，铪锆氧化物可以是由铪(hf)、锆(zr)和/或氧(o)组成的化合物。
49.铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和/或锡(sn)中的至少一种。铁电层中掺杂剂的种类可以取决于铁电层中包括的铁电材料而变化。
50.在铁电层包括铪氧化物的情况下，铁电层中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)、和/或钇(y)中的至少一种。
51.在掺杂剂是铝(al)的情况下，铁电层中铝的含量可以在3至8at％(原子百分比)的范围内。这里，作为掺杂剂的铝的含量可以是铝原子的数量与铪原子和铝原子的数量之比。
52.在掺杂剂是硅(si)的情况下，铁电层中硅的含量可以在2at％至10at％的范围内。在掺杂剂是钇(y)的情况下，铁电层中钇的含量可以在2at％至10at％的范围内。在掺杂剂是钆(gd)的情况下，铁电层中钆的含量可以在1at％至7at％的范围内。在掺杂剂是锆(zr)的情况下，铁电层中锆的含量可以在50at％至80at％的范围内。
53.顺电层可以具有顺电材料特性。顺电层可以由例如硅氧化物和/或高k金属氧化物中的至少一种形成或包括例如硅氧化物和/或高k金属氧化物中的至少一种。可用作顺电层的金属氧化物可以包括例如铪氧化物、锆氧化物和/或铝氧化物中的至少一种，但本发明构思不限于这些示例。
54.铁电层和顺电层可以由相同的材料形成或包括相同的材料。铁电层可以具有铁电材料特性，而顺电层可以不具有铁电材料特性。例如，在铁电层和顺电层包含铪氧化物的情况下，铁电层中的铪氧化物的晶体结构可以不同于顺电层中的铪氧化物的晶体结构。
55.铁电层可以仅当其在特定的厚度范围内时表现出铁电材料特性。在一实施方式中，铁电层可以具有在0.5至10nm的范围内的厚度，但是本发明构思不限于该示例。因为与铁电材料特性的出现相关联的临界厚度取决于铁电材料的种类而变化，所以铁电层的厚度可以取决于铁电材料的种类而改变。
56.作为示例，栅极绝缘层gi可以包括单个铁电层。作为另一示例，栅极绝缘层gi可以包括彼此间隔开的多个铁电层。栅极绝缘层gi可以具有其中多个铁电层和多个顺电层交替堆叠的多层结构。
57.栅电极ge可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极绝缘层gi上，并且可以与第一至第三半导体图案sp1、sp2和sp3相邻。第一金属图案可以包括可用于调节晶体管的阈值电压的功函数金属。通过调节第一金属图
案的厚度和成分，可以实现具有期望阈值电压的晶体管。例如，栅电极ge的第一至第三部分po1、po2和po3可以由第一金属图案或功函数金属组成。
58.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(n)以及选自由钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组的至少一种金属。在一实施方式中，第一金属图案还可以包括碳(c)。第一金属图案可以包括堆叠的多个功函数金属层。
59.第二金属图案可以包括其电阻低于第一金属图案的金属性材料。例如，第二金属图案可以包括选自由钨(w)、铝(al)、钛(ti)和钽(ta)组成的组的至少一种金属。例如，栅电极ge的第四部分po4可以包括第一金属图案和在第一金属图案上的第二金属图案。
60.返回参照图3，绝缘图案ip可以提供在nmosfet区nr上。每个绝缘图案ip可以插置在第二源极/漏极图案sd2和栅电极ge的第一至第三部分po1、po2和po3中的对应一个之间。绝缘图案ip可以与第二源极/漏极图案sd2直接接触。栅电极ge的第一至第三部分po1、po2和po3中的每个可以通过绝缘图案ip与第二源极/漏极图案sd2间隔开。
61.第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间绝缘层110可以具有与栅极覆盖图案gp的顶表面和栅极间隔物gs的顶表面基本上共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极覆盖图案gp。在一实施方式中，第一层间绝缘层110和第二层间绝缘层120中的至少一个可以包括硅氧化物层。
62.在第二方向d2上彼此相对的一对分隔结构db可以提供在逻辑单元lc的两侧。分隔结构db可以在第一方向d1上并平行于栅电极ge延伸。彼此相邻的分隔结构db和栅电极ge之间的节距可以等于第一节距p1。
63.分隔结构db可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案ap1和第二有源图案ap2中。分隔结构db可以穿透第一有源图案ap1和第二有源图案ap2中的每个的上部。分隔结构db可以将逻辑单元lc的pmosfet区pr和nmosfet区nr与邻近于其的另一逻辑单元的有源区分开。
64.第一有源图案ap1和第二有源图案ap2中的每个的上部还可以包括与分隔结构db相邻的牺牲层sal。牺牲层sal可以被堆叠为彼此间隔开。每个牺牲层sal可以位于与栅电极ge的第一至第三部分po1、po2和po3中的对应一个相同的水平处。分隔结构db可以被提供为穿透牺牲层sal。
65.牺牲层sal可以由硅锗(sige)形成或包括硅锗(sige)。每个牺牲层sal的锗浓度可以在10at％至30at％的范围内。牺牲层sal的锗浓度可以高于上述第一半导体层sel1的锗浓度。
66.有源接触ac可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。一对有源接触ac可以分别提供在栅电极ge的两侧。当在平面图中观察时，有源接触ac可以具有在第一方向d1上伸长的条形。
67.有源接触ac可以是自对准接触。例如，有源接触ac可以使用栅极覆盖图案gp和栅极间隔物gs通过自对准工艺形成。在一实施方式中，有源接触ac可以覆盖栅极间隔物gs的侧表面的至少一部分。尽管未示出，但是有源接触ac可以被提供为覆盖栅极覆盖图案gp的顶表面的一部分。
68.硅化物图案sc可以分别插置在有源接触ac和第一源极/漏极图案sd1之间以及在有源接触ac和第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到源极/漏极图案sd1或sd2。硅化物图案sc可以由金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种形成或包括金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种。
69.电连接到栅电极ge的栅极接触gc可以被提供为穿透第二层间绝缘层120和栅极覆盖图案gp。参照图3，与栅极接触gc相邻的每个有源接触ac的上部区域可以填充有上绝缘图案uip。因此，可以防止当栅极接触gc与邻近于其的有源接触ac接触时可能发生的工艺故障(例如，短路)。
70.有源接触ac和栅极接触gc中的每个可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以由铝、铜、钨、钼和钴中的至少一种金属形成或包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案bm可以被提供为覆盖导电图案fm的侧表面和底表面。在一实施方式中，阻挡图案bm可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成或包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括钛氮化物(tin)、钽氮化物(tan)、钨氮化物(wn)、镍氮化物(nin)、钴氮化物(con)和铂氮化物(ptn)中的至少一种。
71.第一金属层m1可以提供在第三层间绝缘层130中。第一金属层m1可以包括第一下互连线m1_r、第二下互连线m1_i和下通路vi1。下通路vi1可以提供在第一下互连线m1_r和第二下互连线m1_i之下。
72.每个第一下互连线m1_r可以在第二方向d2上延伸以跨越逻辑单元lc。每个第一下互连线m1_r可以是电源线。例如，漏极电压vdd或源极电压vss可以被施加到第一下互连线m1_r。
73.参照图1，在第二方向d2上延伸的第一单元边界cb1可以被限定在逻辑单元lc的区域中。在第二方向d2上延伸的第二单元边界cb2可以被限定在逻辑单元lc的与第一单元边界cb1相反的区域中。被施加漏极电压vdd(即，电源电压)的第一下互连线m1_r可以设置在第一单元边界cb1上。被施加漏极电压vdd的第一下互连线m1_r可以沿着第一单元边界cb1并在第二方向d2上延伸。被施加源极电压vss(即，接地电压)的第一下互连线m1_r可以设置在第二单元边界cb2上。被施加源极电压vss的第一下互连线m1_r可以沿着第二单元边界cb2并在第二方向d2上延伸。
74.第二下互连线m1_i可以在第一方向d1上设置在分别被施加漏极电压vdd和源极电压vss的第一下互连线m1_r之间。每个第二下互连线m1_i可以是在第二方向d2上延伸的线形或条形图案。第二下互连线m1_i可以被布置为在第一方向d1上以第二节距p2彼此间隔开。第二节距p2可以小于第一节距p1。
75.下通路vi1可以提供在第一金属层m1的第一下互连线m1_r和第二下互连线m1_i之下。下通路vi1可以分别插置在有源接触ac与第一和第二下互连线m1_r和m1_i之间。下通路vi1可以分别插置在栅极接触gc和第二下互连线m1_i之间。
76.第一金属层m1的下互连线m1_r或m1_i及其下方的下通路vi1可以通过分开的工艺形成。换言之，下互连线m1_r或m1_i和下通路vi1中的每个可以通过单镶嵌工艺形成。根据本实施方式的半导体器件可以使用亚20nm工艺制造。
77.第二金属层m2可以提供在第四层间绝缘层140中。第二金属层m2可以包括上互连线m2_i。每个上互连线m2_i可以是在第一方向d1上延伸的线形或条形图案。换言之，上互连线m2_i可以在第一方向d1上延伸以彼此平行。当在平面图中观察时，上互连线m2_i可以平行于栅电极ge。上互连线m2_i可以在第二方向d2上以第三节距p3布置。第三节距p3可以小于第一节距p1。第三节距p3可以大于第二节距p2。
78.第二金属层m2还可以包括上通路vi2。上通路vi2可以提供在上互连线m2_i之下。上通路vi2可以分别插置在下互连线m1_r和m1_i与上互连线m2_i之间。
79.第二金属层m2的上互连线m2_i及其下方的上通路vi2可以通过相同的工艺形成，并且可以形成单个物体。换言之，第二金属层m2的上互连线m2_i和上通路vi2可以通过双镶嵌工艺形成。
80.第一金属层m1的下互连线m1_r和m1_i以及第二金属层m2的上互连线m2_i可以由相同的材料或不同的导电材料形成或包括相同的材料或不同的导电材料。例如，下互连线m1_r和m1_i以及上互连线m2_i可以由金属性材料(例如，铝、铜、钨、钼或钴)中的至少一种形成或包括金属性材料(例如，铝、铜、钨、钼或钴)中的至少一种。
81.在一实施方式中，尽管未示出，但是附加金属层(例如，m3、m4、m5等)可以进一步堆叠在第四层间绝缘层140上。堆叠的金属层中的每个可以包括布线。
82.图2b是示出图2a的突出显示部分m的放大截面图。图2c是沿着图2a的线f-f'截取的俯视图。图4b是示出图4a的部分n的放大截面图。参照图2a和图2b，栅电极ge可以提供在第一有源区pr中。在第一有源区pr和第二有源区nr中，栅电极ge可以包括插置在衬底100和第一半导体图案sp1之间的第一部分po1、插置在第一半导体图案sp1和第二半导体图案sp2之间的第二部分po2、插置在第二半导体图案sp2和第三半导体图案sp3之间的第三部分po3、以及提供在第三半导体图案sp3上的第四部分po4。栅电极ge的第四部分po4在第二方向d2上的宽度w0可以随着与第一沟道图案ch1的距离减小而减小。更具体地，第四部分po4的下部的侧表面和底表面在此被连接的拐角部分po4s可以朝向与其相邻的第一源极/漏极图案sd1凸出。因此，当在截面图中观察时，与第一沟道图案ch1相邻的第四部分po4的下部可以具有拥有圆化拐角的矩形形状。
83.栅极绝缘层gi可以提供在栅电极ge的第四部分po4的侧表面和底表面上。栅极绝缘层gi可以共形地覆盖栅电极ge的第四部分po4的侧表面和底表面。例如，栅极绝缘层gi可以具有与栅电极ge的第四部分po4的侧表面、底表面和拐角表面对应的轮廓。
84.栅极间隔物gs可以提供在栅电极ge的第四部分po4的侧壁上。栅极间隔物gs可以沿着栅电极ge的第四部分po4的侧壁垂直地延伸。更具体地，栅极间隔物gs可以包括垂直延伸的第一部分gsv和朝向与其相邻的栅电极ge突出的第二部分gsw。第一部分gsv可以在第三方向d3上延伸并平行于栅电极ge的第四部分po4的侧壁。如所示出的，第一部分gsv在第二方向d2上的宽度w1可以是基本上恒定的。第二部分gsw可以连接到第一部分gsv，并且可以提供在第一部分gsv的下部和栅极绝缘层gi之间。第二部分gsw可以从第一部分gsv朝向栅极绝缘层gi和最上面的半导体图案sp3之间的接触表面延伸。第二部分gsw可以与栅极绝缘层gi垂直地重叠。如所示出的，第二部分gsw在第二方向d2上的不均匀的宽度w2可以随着与最上面的半导体图案sp3的距离减小而增大，并且例如可以在1nm至5nm的范围内。第二部分gsw在第三方向d3上的高度h1可以随着与所述接触表面的距离减小而减小。第二有源区
nr中的栅电极ge和栅极间隔物gs可以被配置为具有与参照图2b描述的特征基本相同的特征。
85.将参照图2c更详细地描述第一有源区pr和第二有源区nr中的栅极间隔物gs的平面结构。参照图2c，第一第一沟道图案ch1_1和第一第二沟道图案ch1_2可以在第一有源区pr上被提供为在第二方向d2上彼此间隔开。第一第一沟道图案ch1_1和第一第二沟道图案ch1_2中的每个可以包括依次堆叠的第一至第三半导体图案sp1、sp2和sp3。第一源极/漏极图案sd1可以提供在第一第一沟道图案ch1_1和第一第二沟道图案ch1_2之间。栅电极ge可以在第一方向d1上延伸以与第一第一沟道图案ch1_1和第一第二沟道图案ch1_2中的每个交叉。为简单起见，以下描述将仅涉及一个栅电极ge。
86.更具体地，栅电极ge可以在第一方向d1上与第一半导体图案sp1对准。栅电极ge的与第一源极/漏极图案sd1相邻的拐角部分可以具有朝向第一源极/漏极图案sd1凸出的弯曲表面。栅极绝缘层gi可以插置在第一半导体图案sp1和栅电极ge之间以及在栅电极ge和栅极间隔物gs之间。
87.栅极间隔物gs可以提供在栅电极ge的侧壁上。栅极间隔物gs可以包括提供在栅电极ge的侧壁上的第一部分gsv以及在第一半导体图案sp1和栅电极ge之间的区域中突出的第二部分gsw。第一部分gsv可以沿着栅电极ge的侧壁并在第一方向d1上延伸，并且可以在第二方向d2上具有恒定的宽度w7。作为示例，第一部分gsv可以是栅极间隔物gs的不与第一源极/漏极图案sd1接触的部分，但本发明构思不限于该示例。
88.第二部分gsw可以连接到第一部分gsv，并且可以提供在第一半导体图案sp1和栅电极ge之间以及在第一源极/漏极图案sd1和栅电极ge之间。第二部分gsw可以和与其相邻定位的栅极绝缘层gi、第一源极/漏极图案sd1以及第一半导体图案sp1接触。第二部分gsw和栅极绝缘层gi之间的第二接触表面sw2可以是朝向第一源极/漏极图案sd1凸出的弯曲表面而第一半导体图案sp1与栅极绝缘层gi之间的第一接触表面sw1可以是平坦表面。第二部分gsw在第二方向d2上的宽度w6可以随着与第一半导体图案sp1的距离减小而减小。例如，第二部分gsw在第二方向d2上的宽度w6可以在1nm至5nm的范围内。第一源极/漏极图案sd1可以与栅电极ge间隔开，且第二部分gsw插置在其间。第二有源区nr中的栅电极ge和栅极间隔物gs可以被配置为具有与参照图2c描述的特征基本相同的特征。
89.根据本发明构思的一实施方式，栅极间隔物gs可以包括平行于栅电极ge的侧壁延伸的第一部分gsv和朝向栅电极ge突出的第二部分gsw。与栅极间隔物gs相邻的源极/漏极图案sd1和sd2可以通过栅极间隔物gs的第二部分gsw与栅电极ge间隔开。在本实施方式中，第二部分gsw可以形成为具有足够的厚度或形成为将源极/漏极图案sd1和sd2与栅电极ge分开足够的距离。因此，可以改善栅电极ge与源极/漏极图案sd1和sd2之间的电绝缘特性，从而改善半导体器件的电特性。尽管未示出，但是本发明构思不仅可以应用于mbcfet器件，而且可以应用于包括嵌入式硅锗(esige)层的finfet器件。
90.将参照图4b更详细地描述场区fr上的栅电极ge和栅极间隔物gs。结合图4a参照图4b，在场区fr中，栅电极ge可以提供在器件隔离层st上。栅电极ge的下部可以在第二方向d2上具有宽度w3，该宽度w3随着与衬底100的顶表面100a的距离减小而减小。更具体地，栅电极ge的底表面geb可以朝向衬底100的顶表面100a凸出。因此，在场区fr中，栅电极ge的底表面geb可以具有“u”形。
91.栅极绝缘层gi可以提供在栅电极ge的侧表面ges和底表面geb上。栅极绝缘层gi可以插置在栅电极ge和栅极间隔物gs之间以及在栅电极ge和器件隔离层st之间。栅极绝缘层gi可以共形地覆盖栅电极ge的侧表面ges和底表面geb。更具体地，栅极绝缘层gi可以具有与栅电极ge的侧表面ges和底表面geb对应的轮廓。
92.栅极间隔物gs可以提供在栅电极ge的侧壁上。更具体地，栅极间隔物gs可以插置在彼此相邻定位的栅电极ge和第一层间绝缘层110之间。栅极间隔物gs可以沿着栅电极ge的侧表面ges垂直地延伸。
93.更具体地，栅极间隔物gs可以包括第一部分gsu和提供在第一部分gsu下方的第二部分gsb。第一部分gsu可以平行于栅电极ge的侧表面ges延伸。第一部分gsu可以在第二方向d2上具有恒定的宽度w4。第二部分gsb可以连接到第一部分gsu。第二部分gsb可以在第二方向d2上具有宽度w5，这里，当沿着平行于第三方向d3的路径测量时，宽度w5可以变化。例如，随着与衬底100的顶表面100a的距离减小，第二部分gsb在第二方向d2上的宽度w5可以增大直到它达到其最大宽度，然后可以减小。
94.第二部分gsb的底表面gsbb可以相对于衬底100的顶表面100a以一角度倾斜。更具体地，第二部分gsb的底表面gsbb的垂直水平可以随着与栅电极ge的距离减小而升高。第二部分gsb的最下水平可以是第一水平lv1，第一水平lv1可以是场区fr中的栅极间隔物gs的最下水平。栅电极ge的最下水平可以是第二水平lv2，第二水平lv2可以是场区fr中的栅电极ge的最下水平。根据本发明构思的一实施方式，栅电极ge的最下水平lv2可以低于栅极间隔物gs的最下水平lv1。在场区fr中，栅电极ge在第三方向d3上的高度h2可以在50nm至100nm的范围内(例如，见图4a)。
95.因此，如上文关于图1、图2a-2c、图3、图4a-4b和图5-6所示，集成电路器件可以包括衬底100、在衬底100的第一部分(pr)上的第一导电类型(例如，p型)的第一有源图案ap1、以及在衬底100的第二部分(nr)上的第二导电类型(例如，n型)的第二有源图案ap2，该第二有源图案ap2通过电绝缘的场区fr与第一有源图案ap1分开。第一对源极/漏极图案sd1提供在第一有源图案ap1上，第二对源极/漏极图案sd2提供在第二有源图案ap2上。提供在第一对源极/漏极图案sd1之间延伸的垂直间隔开的半导体图案的第一堆叠，并且提供在第二对源极/漏极图案sd2之间延伸的垂直间隔开的半导体图案的第二堆叠。提供栅电极ge，其在垂直间隔开的半导体图案的第一堆叠、场区fr和垂直间隔开的半导体图案的第二堆叠上延伸。
96.如由图4b最佳示出的，栅电极ge具有逐渐变细的宽度，使得栅电极ge的下部的宽度随着与器件隔离层st的下方部分的距离减小而减小。电绝缘的栅极间隔物gs提供在栅电极ge的侧壁上。栅极间隔物gs具有相对于衬底100的上表面成角度的底表面gsbb。栅极间隔物gs通过栅极绝缘层gi与栅电极ge的侧壁分开；并且栅极间隔物gs的底表面gsbb以锐角与栅极绝缘层gi的侧壁相交。器件隔离层st上的栅极间隔物gs包括第二部分gsb和具有均匀宽度的第一部分gsu，该第二部分gsb在第一部分gsu和衬底100之间延伸并具有不均匀的宽度，该不均匀的宽度在朝向衬底100的上表面的“向下”方向上总体上变宽，直到它达到其最大宽度，然后可以减小。此外，栅电极ge的最下部(图4b中)相对于电绝缘的栅极间隔物gs更深地延伸到器件隔离层st中。
97.如本领域技术人员将理解的，如图5-6所示的第一对源极/漏极图案sd1和垂直间
隔开的半导体图案的第一堆叠是pmos晶体管的部件。相比之下，第二对源极/漏极图案sd2和垂直间隔开的半导体图案的第二堆叠是nmos晶体管的部件。因此，栅电极ge的第一区段作为pmos晶体管的栅极端子操作，并且栅电极ge的第二区段作为nmos晶体管的栅极端子操作。并且，如由图6最佳示出的，第一堆叠内的间隔开的半导体图案(sp1、sp2、sp3)中的每个被栅极绝缘层gi围绕。如图2b所示，栅电极ge的第一区段的第四部分po4相对于栅电极ge的第一区段的侧壁上的电绝缘的栅极间隔物gs(gsv、gsw)与第一堆叠中的半导体图案的最上面的第三半导体图案sp3间隔得更远。此外，栅极绝缘层gi在栅电极ge的第一区段和第一堆叠中的半导体图案的最上面的第三半导体图案sp3之间延伸，并且电绝缘的栅极间隔物gs(gsv、gsw)的底表面和栅极绝缘层gi的底表面接触第一堆叠中的半导体图案的最上面的第三半导体图案sp3。
98.图7至图41是示出根据本发明构思的一实施方式的制造半导体器件的方法的截面图。更具体地，图7、图9、图12、图15、图20、图25、图30、图34和图38是沿着图1的线a-a'截取以示出根据本发明构思的一实施方式的制造方法的截面图。图16、图21、图26、图31、图35和图39是沿着图1的线b-b'截取以示出根据本发明构思的一实施方式的制造方法的截面图。图10、图13、图17、图22、图27、图32、图36和图40是沿着图1的线c-c'截取以示出根据本发明构思的一实施方式的制造方法的截面图。图18、图23和图28是沿着图1的线d-d'截取以示出根据本发明构思的一实施方式的制造方法的截面图。图8、图11、图14、图19、图24、图29、图33、图37和图41是沿着图1的线e-e'截取以示出根据本发明构思的一实施方式的制造方法的截面图。
99.参照图7和图8，可以提供包括pmosfet区pr和nmosfet区nr的衬底100。可以形成交替地堆叠在衬底100上的牺牲层sal和有源层acl。牺牲层sal可以由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成或包括硅(si)、锗(ge)和硅锗(sige)中的至少一种，有源层acl可以由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成或包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。例如，牺牲层sal可以由硅锗(sige)形成(或包括硅锗(sige))，有源层acl可以由硅(si)形成或包括硅(si)。每个牺牲层sal的锗浓度可以在10at％至30at％的范围内。
100.可以分别在衬底100的pmosfet区pr和nmosfet区nr上形成掩模图案。掩模图案可以是在第二方向d2上延伸的线形或条形图案。例如，掩模图案可以由硅氮化物形成或包括硅氮化物。
101.可以执行其中掩模图案用作蚀刻掩模的第一图案化工艺以形成限定第一有源图案ap1和第二有源图案ap2的第一沟槽tr1。第一有源图案ap1和第二有源图案ap2可以分别形成在pmosfet区pr和nmosfet区nr上。第一有源图案ap1和第二有源图案ap2中的每个可以包括交替地堆叠在其上部中的牺牲层sal和有源层acl。
102.可以对衬底100执行第二图案化工艺以形成限定pmosfet区pr和nmosfet区nr的第二沟槽tr2。第二沟槽tr2可以形成为比第一沟槽tr1深。
103.可以在衬底100上形成器件隔离层st以填充第一沟槽tr1和第二沟槽tr2。例如，可以在衬底100上形成绝缘层以覆盖第一有源图案ap1和第二有源图案ap2。可以通过使绝缘层凹入直到暴露牺牲层sal来形成器件隔离层st。
104.器件隔离层st可以由绝缘材料(例如，硅氧化物)形成或包括绝缘材料(例如，硅氧化物)。第一有源图案ap1和第二有源图案ap2中的每个可以包括突出高过器件隔离层st的
上部。例如，第一有源图案ap1和第二有源图案ap2中的每个的上部可以垂直地突出高过器件隔离层st。
105.参照图9、图10和图11，第一牺牲图案eg和第二牺牲图案pp可以在衬底100上形成以与第一有源图案ap1和第二有源图案ap2交叉。第一牺牲图案eg和第二牺牲图案pp中的每个可以是在第一方向d1上延伸的线形或条形图案。第一牺牲图案eg和第二牺牲图案pp可以在第二方向d2上以特定节距布置。
106.详细地，第一牺牲图案eg和第二牺牲图案pp的形成可以包括在衬底100上形成第一牺牲层、在第一牺牲层上形成第二牺牲层、在第二牺牲层上形成硬掩模图案mp、以及使用硬掩模图案mp作为蚀刻掩模图案化第一牺牲层和第二牺牲层。第一牺牲层可以由硅氧化物或掺氮的硅氧化物形成或者包括硅氧化物或掺氮的硅氧化物，第二牺牲层可以由多晶硅形成或包括多晶硅。第一牺牲图案eg可以插置在第二牺牲图案pp和第一有源图案ap1之间以及在第二牺牲图案pp和第二有源图案ap2之间。第一有源图案ap1和第二有源图案ap2中的每个可以具有彼此相反的第一侧壁sw3和第二侧壁sw4。第一牺牲图案eg可以形成为覆盖第一侧壁sw3和第二侧壁sw4两者(例如，见图11)。
107.可以对衬底100执行蚀刻工艺以在器件隔离层st上形成第三凹陷rs3。更具体地，第三凹陷rs3的形成可以包括执行蚀刻工艺以去除器件隔离层st的上部和第一牺牲图案eg的侧部。例如，蚀刻工艺可以是干蚀刻工艺。第三凹陷rs3可以具有朝向衬底100的顶表面凸出的底表面，并且第一牺牲图案eg的侧表面egc可以通过蚀刻工艺凹入并因此可以具有弯曲的表面轮廓。在蚀刻工艺之后，每个第一牺牲图案eg可以具有比每个第二牺牲图案pp的宽度小的宽度。
108.参照图12、图13和图14，可以形成栅极间隔物层gsp以覆盖衬底100的整个顶表面。栅极间隔物层gsp可以共形地覆盖掩模图案mp、第一牺牲图案eg和第二牺牲图案pp。更具体地，栅极间隔物层gsp可以共形地覆盖掩模图案mp的顶表面和侧表面、第二牺牲图案pp的侧表面以及第一牺牲图案eg的侧表面。在场区fr中，栅极间隔物层gsp可以共形地覆盖第三凹陷rs3的内表面。栅极间隔物层gsp可以由sicn、sicon和sin中的至少一种形成或包括sicn、sicon和sin中的至少一种。在一实施方式中，栅极间隔物层gsp可以是包括sicn、sicon和sin中的至少两种的多层结构。
109.参照图15、图16、图17、图18和图19，可以在第一有源图案ap1的上部中形成第四凹陷rs4。可以在第二有源图案ap2的上部中形成第五凹陷rs5。在形成第四凹陷rs4和第五凹陷rs5期间，可以去除栅极间隔物层gsp的一部分。可以通过在形成第四凹陷rs4和第五凹陷rs5期间使器件隔离层st的位于第一有源图案ap1和第二有源图案ap2中的每个的两侧的部分凹入来形成第六凹陷rs6(例如，见图17)。第四凹陷rs4和第五凹陷rs5可以形成在一对牺牲图案pp之间。
110.参照图20、图21、图22、图23和图24，可以分别在第四凹陷rs4中形成第一源极/漏极图案sd1。具体地，可以执行其中将第四凹陷rs4的内表面用作籽晶层的第一seg工艺以形成第一半导体层sel1。可以使用通过第四凹陷rs4暴露的第一至第三半导体图案sp1、sp2和sp3以及衬底100作为籽晶来生长第一半导体层sel1。作为示例，第一seg工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
111.第一半导体层sel1可以由具有比衬底100的晶格常数大的晶格常数的半导体材料
(例如，sige)形成或包括具有比衬底100的晶格常数大的晶格常数的半导体材料(例如，sige)。第一半导体层sel1可以形成为具有相对低的锗浓度。在另一实施方式中，第一半导体层sel1可以被提供为仅包含硅(si)而不包含锗(ge)。第一半导体层sel1的锗浓度可以在0at％至10at％的范围内。
112.可以通过在第一半导体层sel1上执行第二seg工艺来形成第二半导体层sel2。第二半导体层sel2可以形成为完全填充第四凹陷rs4。第二半导体层sel2可以提供为具有相对高的锗浓度。作为示例，第二半导体层sel2的锗浓度可以在30at％至70at％的范围内。
113.第一半导体层sel1和第二半导体层sel2可以构成第一源极/漏极图案sd1。第一半导体层sel1和第二半导体层sel2可以在第一seg工艺和第二seg工艺期间用杂质原位掺杂。替代地，在形成第一源极/漏极图案sd1之后，可以用杂质掺杂第一源极/漏极图案sd1。第一源极/漏极图案sd1可以被掺杂为具有第一导电类型(例如，p型)。
114.可以分别在第五凹陷rs5中形成第二源极/漏极图案sd2。具体地，可以通过使用第五凹陷rs5的内表面作为籽晶层的seg工艺来形成第二源极/漏极图案sd2。作为示例，第二源极/漏极图案sd2可以由与衬底100相同的半导体材料(例如，si)形成或包括与衬底100相同的半导体材料(例如，si)。第二源极/漏极图案sd2可以被掺杂为具有第二导电类型(例如，n型)。
115.参照图25、图26、图27、图28和图29，可以形成第一层间绝缘层110以覆盖第一源极/漏极图案sd1和第二源极/漏极图案sd2、硬掩模图案mp以及栅极间隔物层gsp。作为示例，第一层间绝缘层110可以由硅氧化物形成或包括硅氧化物。在场区fr中，第一层间绝缘层110可以形成为填充第六凹陷rs6。因此，在场区fr中，第一层间绝缘层110的下部可以具有朝向衬底100的顶表面凸出的形状。
116.可以通过平坦化第一层间绝缘层110以暴露第二牺牲图案pp的顶表面来形成栅极间隔物gs。可以使用回蚀刻或化学机械抛光(cmp)工艺来执行第一层间绝缘层110的平坦化。在平坦化工艺期间可以去除所有的硬掩模图案mp。结果，第一层间绝缘层110的顶表面可以与牺牲图案pp的顶表面和栅极间隔物gs的顶表面共面。
117.可以通过蚀刻工艺选择性地去除暴露的第二牺牲图案pp。可以去除第二牺牲图案pp中的一些以形成暴露第一牺牲图案eg的第一空的空间et1(例如，见图25)。蚀刻工艺可以是例如湿蚀刻工艺。然而，可以不去除第二牺牲图案pp中的另外的第二牺牲图案。例如，可以不去除位于单元边界处的第二牺牲图案pp。详细地，通过在不应去除的第二牺牲图案pp上形成掩模层，可以防止所述第二牺牲图案pp被无意地去除。作为第二牺牲图案pp的选择性去除的结果，第一牺牲图案eg可以通过第一空的空间et1暴露。
118.参照图30、图31、图32和图33，可以通过蚀刻工艺去除通过第一空的空间et1暴露的第一牺牲图案eg。作为去除第一牺牲图案eg的结果，第一有源图案ap1和第二有源图案ap2可以通过第一空的空间et1暴露(例如，见图33)。更具体地，第一有源图案ap1和第二有源图案ap2中的每个的牺牲层sal可以通过第一空的空间et1暴露。蚀刻工艺可以是例如干蚀刻工艺。在第一有源区pr和第二有源区nr中，在去除第一牺牲图案eg期间，也可以部分地去除栅极间隔物gs的内侧壁和栅极间隔物gs的与第一牺牲图案eg相邻的下部。因此，通过第一空的空间et1暴露的栅极间隔物gs的内侧壁可以具有弯曲的表面轮廓。例如，每个栅极间隔物gs的宽度可以随着与衬底100的距离减小而增大。在场区fr中，栅极间隔物gs的内侧
壁、栅极间隔物gs的与第一牺牲图案eg相邻的下部以及器件隔离层st的上部也可以在去除第一牺牲图案eg期间被部分地去除。更具体地，因为器件隔离层st包括与第一牺牲图案eg相同的材料，所以在去除第一牺牲图案eg的工艺期间，可以蚀刻器件隔离层st。因此，通过场区fr中的第一空的空间et1暴露的器件隔离层st的顶表面sta可以朝向衬底100的顶表面100a凸出。
119.参照图34、图35、图36和图37，可以选择性地去除通过第一空的空间et1暴露的牺牲层sal。详细地，可以执行蚀刻工艺，以仅选择性地蚀刻牺牲层sal并留下第一至第三半导体图案sp1、sp2和sp3。在一些实施方式中，蚀刻工艺可以被选择以对具有相对高的锗浓度的材料(例如，sige)表现出高蚀刻速率。例如，蚀刻工艺可以对其锗浓度高于10at％的硅锗具有高蚀刻速率。
120.返回参照图37，因为牺牲层sal被选择性地去除，所以在第一有源图案ap1和第二有源图案ap2中的每个上可以仅留下第一至第三半导体图案sp1、sp2和sp3。因此，作为去除牺牲层sal的结果，可以形成第二空的空间et2。第二空的空间et2可以形成在第一至第三半导体图案sp1、sp2和sp3之间。
121.参照图38、图39、图40和图41，可以在第一空的空间et1和第二空的空间et2中共形地形成栅极绝缘层gi。可以在栅极绝缘层gi上形成栅电极ge。栅电极ge可以形成为填充第一空的空间et1和第二空的空间et2。具体地，栅电极ge可以包括填充第二空的空间et2的第一至第三部分po1、po2和po3。栅电极ge还可以包括填充第一空的空间et1的第四部分po4。可以在栅电极ge上形成栅极覆盖图案gp。
122.在一实施方式中，在形成栅极绝缘层gi之前，可以首先在第二有源区nr上形成绝缘图案ip。绝缘图案ip可以形成为部分地填充第二空的空间et2。在这种情况下，nmosfet区nr上的栅电极ge可以与第二源极/漏极图案sd2间隔开，且绝缘图案ip插置在其间。
123.返回参照图1、图2a、图3、图4a、图5和图6，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括硅氧化物层。可以形成有源接触ac以穿透第二层间绝缘层120和第一层间绝缘层110并电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。可以形成栅极接触gc以穿透第二层间绝缘层120和栅极覆盖图案gp并电连接到栅电极ge。
124.可以在逻辑单元lc的两侧形成一对分隔结构db。在一实施方式中，分隔结构db可以形成为穿透第二层间绝缘层120、第二牺牲图案pp的剩余部分和第二牺牲图案pp之下的有源图案ap1或ap2的上部。分隔结构db可以由绝缘材料(例如，硅氧化物或硅氮化物)中的至少一种形成或包括绝缘材料(例如，硅氧化物或硅氮化物)中的至少一种。
125.可以在有源接触ac和栅极接触gc上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层m1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层m2。可以通过前述方法来制造根据本发明构思的一实施方式的半导体器件。
126.根据本发明构思的一实施方式，半导体器件可以包括栅极间隔物，该栅极间隔物包括平行于栅电极的侧表面延伸的第一部分和朝向栅电极突出的第二部分。由于第二部分的存在，栅电极和与其相邻的源极/漏极图案之间的距离可以增大。因此，可以改善栅电极和源极/漏极图案之间的电绝缘特性。
127.虽然已经具体示出和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行在形式和细节上的变化。
128.本技术要求2020年11月24日提交的第10-2020-0159293号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用在此合并。