一种堆叠式芯片封装件及其制作方法与流程

1.本发明属于半导体封装技术领域，更具体地说，涉及一种堆叠式芯片封装件及其制作方法。


背景技术：

2.半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。三维封装技术是近些年正在发展的电子封装技术，采用堆叠结构可在三维方向上增加封装密度。它可应用于不同层次或级别的封装，例如封装堆叠(pop)和封装中封装(pip)、晶片堆叠、芯片与芯片或圆晶堆叠，晶片堆叠封装常见于手机产品。它的优点在于采用现有设备和工艺即可实现标准芯片和引线键合以及后续封装，但它对整个封装体的厚度有限制，不能过大。
3.在目前的芯片堆叠封装工艺中，芯片堆叠在框架镀银一面经过封装形成产品，贴在pcb板的一面，当产品功能繁多时pcb布线复杂，产品所占空间较大；而且堆叠芯片间散热不佳，芯片性能降低。现有技术公开的堆叠封装工艺中均存在上述问题，例如发明创造名称为：多芯片堆叠封装(申请日：2009年4月3日；申请号：cn200910130575.4)，该方案公开了一种多芯片堆叠封装，其一实施例包含具有一第一有源面及一第一背面的一第一芯片、具有一第一开口和与第一有源面接合的第一芯片承载座、多个通过第一开口及用于电性连接第一有源面与第一承载座的第一导线、具有一第二有源面及一第二背面的一第二芯片、一用于包覆第一导线和粘着结合第一芯片承载座及第二背面的粘胶层、具第二开口和与第二有源面接合及电性相连的第二芯片承载座、以及通过第二开口及用于电性相连第二有源面及第二芯片承载座的多条第二导线。
4.此外，还有发明创造名称为：多芯片堆叠封装结构(申请日：2018年5月23日；申请号：cn201810499445.7)，该方案公开了一种多芯片堆叠封装结构，其包括：设有基底和凸台的基板；包括以阶梯方式堆叠且堆叠方向相反的第一芯片堆叠单元和第二芯片堆叠单元；键合线，其包括直接连接基底与第一芯片堆叠单元中各层芯片的第一键合线，以及连接凸台与第二芯片堆叠单元中各层芯片的第二键合线。本发明通过在基板上设置凸台，有效缩短了键合线的长度，减少其消耗，降低生产成本，能缩短焊接时间，提高封装效率；此外，缩短键合线能有效提高芯片的稳定性，避免在震动中键合线的摆幅过大，造成短路等情况发生。
5.综上所述，如何减小堆叠芯片所占空间以及减少堆叠芯片之间的散热，以此避免芯片性能降低，是现有技术亟需解决的问题。


技术实现要素：

6.1.要解决的问题
7.本发明克服了现有技术中层芯片堆叠封装所占空间大且芯片之间散热不佳的不足，提供了一种堆叠式芯片封装件及其制作方法，减小了芯片堆叠所占空间，提高了空间利
用率，并且提高了芯片之间的散热效率，有效地避免了芯片性能降低的问题，进一步提高了堆叠式芯片的实用性和可靠性。
8.2.技术方案
9.为了解决上述问题，本发明所采用的技术方案如下：
10.本发明的一种堆叠式芯片封装件，包括基岛，该基岛包括第一基岛和第二基岛，第一基岛上设有凸点，第二基岛上设有第一芯片；引脚，该引脚设置于基岛的两侧，第一芯片和凸点分别通过条带与引脚相连接，且条带上方设有第二芯片；塑封料，该塑封料用于包覆基岛、引脚、第一芯片、第二芯片以及基岛与引脚之间的空余区域。
11.更进一步地，基岛表面设有感光阻焊剂，且引脚和基岛的下方设有电性连接脚。
12.更进一步地，第二基岛的高度小于第一基岛的高度，且第一芯片的高度与凸点的高度相同。
13.更进一步地，第二芯片位于基岛正上方。
14.本发明的一种堆叠式芯片封装件的制作方法，包括以下步骤：
15.(1)对基材的上部进行蚀刻形成基岛和引脚，基岛包括第一基岛和第二基岛，且第一基岛上形成有凸点；
16.(2)在基岛表面涂覆一层感光阻焊剂，并对感光阻焊剂进行显影；
17.(3)在第二基岛上安装第一芯片，并利用条带将第一芯片和凸点分别与引脚进行相连接；
18.(4)在条带上方安装第二芯片；
19.(5)利用塑封料对基材的上部进行塑封，使得塑封料包覆基岛、引脚、第一芯片、第二芯片以及基岛与引脚之间的空余区域。
20.更进一步地，在步骤(5)之后还包括：对基材的下部进行蚀刻形成电性连接脚，再对电性连接脚进行电镀，然后对基材进行切割分离得到单个堆叠式芯片封装件。
21.更进一步地，步骤(4)中安装第二芯片的具体过程为：先将第二芯片正对基岛放置，然后采用正装或者倒装的方式将第二芯片安装于条带的表面。
22.更进一步地，利用条带将第一芯片和凸点分别与引脚进行相连的具体过程为：将条带的一端贴合于第一芯片的表面或者凸点的表面，并将条带的另一端键合于引脚上。
23.更进一步地，对电性连接脚进行电镀的具体过程为：对电性连接脚的表面进行镀锡。
24.3.有益效果
25.相比于现有技术，本发明的有益效果为：
26.(1)本发明的一种堆叠式芯片封装件，通过设置第一基岛和第二基岛，有效的节省了基材的贴片空间；进一步通过条带实现凸点与第二芯片的导通以及第一芯片与第二芯片的导通和堆叠，不仅提高了芯片之间的散热性能，以此保证了第一芯片和第二芯片的性能，而且提高了基材的空间利用率，并降低了材料成本，进一步提高了封装件的实用性和可靠性。
27.(2)本发明的一种堆叠式芯片封装件的制作方法，通过蚀刻形成第一基岛和第二基岛，从而可以节省空间安装第一芯片，即提高了基材的空间利用率。进一步通过条带实现凸点与第二芯片的导通以及第一芯片与第二芯片的导通和堆叠，不仅提高了芯片之间的散
热性能，以此保证了第一芯片和第二芯片的性能，而且提高了基材的空间利用率，并降低了材料成本，进一步提高了封装件的实用性和可靠性。
附图说明
28.图1为本发明的一种堆叠式芯片封装件的结构示意图；
29.图2为本发明的方法流程示意图。
30.图中：100、基材；110、基岛；111、第一基岛；112、第二基岛；113、凸点；120、引脚；130、电性连接脚；
31.210、第一芯片；220、第二芯片；
32.300、条带；400、塑封料。
具体实施方式
33.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例；而且，各个实施例之间不是相对独立的，根据需要可以相互组合，从而达到更优的效果。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
34.为进一步了解本发明的内容，结合附图和实施例对本发明作详细描述。
35.实施例1
36.如图1所示，本发明的一种堆叠式芯片封装件，包括基岛110、引脚120、第一芯片210、第二芯片220和塑封料400，基岛110包括第一基岛111和第二基岛112，第一基岛111上设有凸点113，需要说明的是，凸点113的数量以及凸点113之间的距离根据第二芯片220的压区位置进行限定。此外，第一基岛111的表面设有感光阻焊剂，从而可以避免封装件的短路问题。进一步地，第一基岛111的高度大于第二基岛112的高度，即第二基岛112留存有空间安装芯片，从而提高了基材100的空间利用率。具体地，第二基岛112上设有第一芯片210，第一芯片210的高度与凸点113的高度相同，从而便于第二芯片220的安装。本发明采用正装或倒装的方式将第一芯片210安装于第二基岛112的表面。
37.本发明的引脚120设置于基岛110的两侧，第一芯片210与凸点113分别与引脚120电性连接，具体地，第一芯片210和凸点113分别通过条带300与引脚120相连接。需要说明的是，条带300包括第一条带和第二条带，第一条带的一端与第一芯片210连接，具体地，第一条带的一端焊接于第一芯片210的表面；第一条带的另一端与基岛110一侧的引脚120键合连接。第二条带的一端与凸点113连接，第二条带的另一端与基岛110另一侧的引脚120键合连接。值得说明是，条带300键合可以有效降低封装件厚度，并且可以提供更好的电阻值及散热性能。本发明的条带300的材质为金属，本示例中条带300为铝条带。
38.进一步地，本发明的条带300上安装有第二芯片220，该第二芯片220位于基岛110的正上方，且第二芯片220安装于条带300的表面，本发明采用正装或倒装的方式将第二芯片220安装于条带300的表面。第二芯片220通过条带300实现与第一芯片210的导通与堆叠，
有效地减少了芯片堆叠所占的空间，大大提高了空间利用率。此外，第二芯片220的压区通过条带300与凸点113导通，从而实现了第一芯片210和第二芯片220的堆叠。进一步地，通过设置条带300有效提高了电性连接的可靠性，并且提高了第一芯片210和第二芯片220之间的散热性能，从而有效地避免了芯片性能降低的问题，进而保证了封装件的可靠性。进一步需要说明的是，本发明第二芯片220的尺寸大于第一芯片210的尺寸。
39.此外，本发明的塑封料400用于包覆基岛110、引脚120、第一芯片210、第二芯片220以及基岛110与引脚120之间的空余区域，即通过塑封料400实现了对第一芯片210和第二芯片220的保护，有效提高了本发明封装件的实用性和可靠性。本实施例中塑封料400为环氧树脂模塑料。进一步地，本发明的引脚120和基岛110的下方设有电性连接脚130，且电性连接脚130的表面设有锡层，即在电性连接脚130的表面镀有一层锡，从而可以保证封装件的导通与连接。
40.本发明的一种堆叠式芯片封装件，通过设置第一基岛111和第二基岛112，有效的节省了基材100的贴片空间，进一步通过条带300实现凸点113与第二芯片220的导通以及第一芯片210与第二芯片220的导通和堆叠，不仅提高了芯片之间的散热性能，以此保证了第一芯片210和第二芯片220的性能，而且提高了基材100的空间利用率，并降低了材料成本，进一步提高了封装件的实用性和可靠性。
41.结合图2所示，本发明的一种堆叠式芯片封装件的制作方法，用于制作上述的一种堆叠式芯片封装件，本发明的方法具体步骤如下：
42.(1)对基材100的上部进行蚀刻形成基岛110和引脚120，基岛110包括第一基岛111和第二基岛112；具体地，先对基材100的上部进行半蚀刻形成待处理基岛和引脚120，再对待处理基岛进行半蚀刻形成基岛110，该基岛110包括第一基岛111和第二基岛112，且第一基岛111的高度大于第二基岛112的高度，从而节省了基材100的空间。需要说明的是，对待处理基岛进行半蚀刻形成基岛110时，第一基岛111上形成有凸点113，凸点113的数量和凸点113之间的距离根据第二芯片220的压区位置进行限定。此外，本实施例中的基材100的材料均为铜。
43.(2)在基岛110的表面涂覆一层感光阻焊剂，并对多余部分的感光阻焊剂进行曝光显影，从而可以去除多余的感光阻焊剂。需要说明的是，第一基岛111的表面均涂有感光阻焊剂，而第二基岛112的部分表面涂有感光阻焊剂，剩余部分则用于安装第一芯片210。
44.(3)在第二基岛112上安装第一芯片210，需要说明的是，采用正装或倒装的方式将第一芯片210安装于第二基岛112的表面，并且第一芯片210的高度与凸点113的高度相同。进一步地，利用条带300将第一芯片210和凸点113分别与引脚120进行相连接，具体地，将条带300的一端贴合于第一芯片210的表面或者凸点113的表面，并将条带300的另一端键合于引脚120上。需要说明的是，条带300包括第一条带和第二条带，第一条带的一端与第一芯片210连接，第一条带的另一端与基岛110一侧的引脚120键合连接；第二条带的一端与凸点113连接，第二条带的另一端与基岛110另一侧的引脚120键合连接。通过条带300连接可降低封装件的厚度，并且提高了芯片的散热性能。
45.(4)在条带300上方安装第二芯片220，具体地，先将第二芯片220正对基岛110放置，然后采用正装或者倒装的方式将第二芯片220安装于条带300的表面，即第二芯片220通过条带300分别与凸点113和第一芯片210导通。需要说明的是，第二芯片220的尺寸大于第
一芯片210的尺寸，第二芯片220的压区与凸点113相对应，即实现压区位置的导通。第一芯片210与第二芯片220通过条带300实现了导通和堆叠，有效地提高了空间利用率。
46.(5)利用塑封料400对基材100的上部进行塑封，使得塑封料400包覆基岛110、引脚120、第一芯片210、第二芯片220以及基岛110与引脚120之间的空余区域，即通过塑封料400实现对第一芯片210和第二芯片220的保护。
47.(6)对基材100的下部进行蚀刻形成电性连接脚130，具体的，在基岛110和引脚120的下方蚀刻形成电性连接脚130。然后对电性连接脚130进行电镀，本示例中对电性连接脚130的表面进行镀锡。之后对基材100进行切割分离得到单个堆叠式芯片封装件，本实施例采用激光对基材100进行切割。
48.本发明的一种堆叠式芯片封装件的制作方法，通过蚀刻形成第一基岛111和第二基岛112，从而可以节省空间安装第一芯片210，即提高了基材100的空间利用率。进一步通过条带300实现凸点113与第二芯片220的导通以及第一芯片210与第二芯片220的导通和堆叠，不仅提高了芯片之间的散热性能，以此保证了第一芯片210和第二芯片220的性能，而且提高了基材100的空间利用率，并降低了材料成本，进一步提高了封装件的实用性和可靠性。
49.在上文中结合具体的示例性实施例详细描述了本发明。但是，应当理解，可在不脱离由所附权利要求限定的本发明的范围的情况下进行各种修改和变型。详细的描述和附图应仅被认为是说明性的，而不是限制性的，如果存在任何这样的修改和变型，那么它们都将落入在此描述的本发明的范围内。此外，背景技术旨在为了说明本技术的研发现状和意义，并不旨在限制本发明或本技术和本发明的应用领域。