纳米片的多阈值电压的制作方法

1.本发明一般涉及半导体制造领域，尤其涉及制造场效应晶体管。


背景技术：

2.互补金属氧化物半导体(cmos)技术通常用于作为先进集成电路(下文称为“ic”)的一部分的场效应晶体管(下文称为“fet”)，所述先进集成电路例如中央处理单元(下文称为“cpu”)、存储器、存储装置等。随着对减小晶体管器件的尺寸的需求的持续，纳米片fet有助于实现减小的fet器件占用面积，同时保持fet器件性能。一种纳米片fet包括在一对源漏外延区域之间延伸的多个堆叠的纳米片。器件可以是栅极全包围器件或晶体管，其中栅极围绕纳米片沟道的一部分。一种纳米片装置，包含一层或多层半导体沟道材料部分，该半导体沟道材料部分具有基本上小于其宽度的垂直厚度。
3.纳米片器件的沟道之间的有限空间使得难以使用传统技术调节阈值电压。在半导体结构中具有多于一个阈值电压对于增加半导体结构中半导体器件的设计灵活性将是有利的。


技术实现要素：

4.根据一个实施例，提供了一种半导体结构。该半导体结构包括在衬底上的纳米片堆叠，每个纳米片堆叠包括垂直对准并且一个堆叠在另一个顶部上的牺牲半导体材料和半导体沟道材料的交替层，以及围绕所述纳米片堆叠的第一子组的半导体沟道层的结晶化的栅极电介质层，在结晶化的栅极电介质的顶部上并且围绕所述纳米片堆叠的所述第一子组的半导体沟道材料层的偶极层，以及由围绕纳米片堆叠的所述第二子组的所述半导体沟道层的扩散偶极材料改性(modified)的栅极电介质。
5.根据一个实施例，提供了一种半导体结构。该半导体结构包括在衬底上的纳米片堆叠，每个纳米片堆叠包括垂直对准并且一个堆叠在另一个顶部上的牺牲半导体材料和半导体沟道材料的交替层，以及围绕所述纳米片堆叠的所述半导体沟道层的结晶化的栅极电介质。
6.根据一个实施例，提供了一种方法。该方法包括在衬底上形成纳米片堆叠，每个纳米片堆叠包括垂直对准并且一个堆叠在另一个顶部上的牺牲半导体材料和半导体沟道材料的交替层，去除纳米片堆叠的组的所述牺牲半导体材料层，形成围绕所述纳米片堆叠的所述半导体沟道层的栅极电介质，以及结晶化所述纳米片堆叠的子组的栅极电介质。
附图说明
7.本发明的这些和其它目的、特征和优点将从以下结合附图阅读的对其说明性实施例的详细描述中变得显而易见。附图的各种特征不是按比例的，因为为了清楚起见，图示是为了帮助本领域技术人员结合详细描述理解本发明。在附图中：
8.图1示出了根据示例性实施例的在中间制造阶段的半导体结构的截面图；
或“直接在另一元件上方”时，不存在中间元件。还将理解，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
26.为了不模糊本发明的实施例的呈现，在以下详细描述中，本领域已知的一些处理步骤或操作可以被组合在一起以用于呈现和用于说明目的，并且在一些实例中可能没有被详细描述。在其它情况下，可能根本不描述本领域已知的一些处理步骤或操作。应当理解，下面的描述更集中于本发明的各种实施例的区别特征或元件。
27.纳米片晶体管可以由堆叠的纳米片形成，具有交替的硅和硅锗层，其然后被形成为纳米片堆叠。栅极全周结构可以由纳米片堆叠形成。随着纳米片晶体管的尺寸继续减小，纳米片晶体管的沟道之间的紧密间隔使得难以改变或调节不同的阈值电压。
28.本发明总体上涉及半导体制造，并且更具体地涉及调整纳米片晶体管的阈值电压。由于积极的(aggressive)器件缩放，调整阈值电压在纳米片制造中可能是非常具有挑战性的。
29.发明人发现，可以通过选择性地结晶化栅极电介质层来调节纳米片晶体管的阈值电压。此外，本发明人发现，用来进一步调整阈值电压的偶极层不会扩散到结晶化的栅极电介质中。因此，发明人发现选择性地结晶化栅极电介质可用于产生各种不同的阈值电压。
30.特别地，本发明的实施例公开了在制造纳米片晶体管期间选择性地结晶化栅极电介质层以修改晶体管的阈值电压。本发明的另外的实施例公开了选择性地结晶化栅极电介质以防止偶极层扩散到栅极电介质中，并且还产生多个不同的阈值电压。根据说明性实施例，以下通过参考图1-14中的附图详细描述涉及选择性地结晶化栅极电介质的技术。
31.现在参考图1，示出了根据示例性实施例的处于中间制造阶段的半导体结构100(以下称为“结构”)。图1是结构100的截面图。可形成或提供图1的结构100。结构a和结构b在这个制造点是相同的，并且保持相同，除非另有说明。
32.结构100可以包括在基底衬底10上由底部隔离层12分离的纳米片叠层20，结构100可以包括浅沟槽隔离区(在下文中“sti区”)22，应当注意，虽然描述了有限数量的纳米片叠层20，但是可以形成任何数量的纳米片叠层20。
33.衬底10可以是例如体(bulk)衬底，其可以由几种已知半导体材料中的任何一种制成，例如硅、锗、硅锗合金和化合物(例如iii-v和ii-vi)半导体材料。化合物半导体材料的非限制性示例包括砷化镓、砷化铟和磷化铟，或砷化铟镓。通常，衬底10可以是大约但不限于几百微米厚。在其它实施例中，衬底10可以是分层半导体，例如绝缘体上硅或绝缘体上sige，其中掩埋绝缘体层将底部衬底与顶部半导体层分开。
34.硅锗层(未示出)可以形成在衬底上。硅锗层可例如具有约60原子百分比的锗浓度，但可使用大于60％且小于60％的百分比。硅锗层可以使用沉积技术或外延生长技术形成。硅锗层将随后被选择性地去除到纳米片堆叠20的剩余层，如下所述。这样，硅锗层可由允许其选择性去除的其它材料制成。
35.术语“外延生长和/或沉积”和“外延生长的和/或沉积的”是指在半导体材料的沉积表面上生长半导体材料，其中生长的半导体材料具有与沉积表面的半导体材料相同的晶体特性。在外延沉积技术中，控制由源气体提供的化学反应物并设定系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面，以在表面上四处移动并使其自身定向到沉积
表面的原子的晶体排列。因此，外延半导体材料具有与其上形成外延半导体材料的沉积表面相同的晶体特性。
36.各种外延生长技术的例子包括，例如，快速热化学气相沉积(rtcvd)、低能等离子体沉积(lepd)、超高真空化学气相沉积(uhvcvd)、常压化学气相沉积(apcvd)和分子束外延(mbe)。外延沉积的温度通常在约550℃至约900℃的范围内。尽管较高的温度通常导致较快的沉积，较快的沉积可能导致晶体缺陷和膜破裂。可以利用任何公知的前体气体或气体混合物来执行分别提供牺牲半导体材料层和半导体沟道材料层的第一和第二半导体材料的外延生长。可以使用载气，如氢气、氮气、氦气和氩气。
37.纳米片叠20包括牺牲半导体材料层16和半导体沟道材料层18的垂直对准的交替层，纳米片叠20形成在硅锗层上。在图1中，并且仅作为示例，纳米片堆叠20包括三层牺牲半导体材料层16和三层半导体沟道材料层18。可以在本发明的实施例中使用的材料堆叠不限于图1中示出的具体实施例。纳米片堆叠20可以包括任意数量的牺牲半导体材料层16和半导体沟道材料层18，纳米片堆叠20用于产生环栅极型(gate-all-around device)器件，其包括垂直堆叠的半导体沟道材料纳米片，用于p沟道场效应晶体管(pfet)或n沟道场效应晶体管(nfet)器件。
38.每个牺牲半导体材料层16由第一半导体材料构成，该第一半导体材料在成分上不同于衬底10的至少上部，并且在成分上不同于具有60％锗的硅锗层。在实施例中，每个牺牲半导体材料层16可以具有小于50原子百分比的锗浓度。在另一实例中，每一牺牲半导体材料层16可具有范围从约20原子百分比到约40原子百分比的锗浓度。每个牺牲半导体材料层16可以使用如上所述的已知沉积技术或外延生长技术来形成。
39.每个半导体沟道材料层18由第二半导体材料构成，该第二半导体材料在成分上不同于衬底10的至少上部，在成分上不同于硅锗层，并且在成分上不同于牺牲材料层16。每个半导体沟道材料层18具有与牺牲半导体材料层16的第一半导体材料不同的蚀刻速率，并且具有与硅锗层不同的蚀刻速率。第二半导体材料可以是例如硅。对于每个半导体沟道材料层18，可以使用如上所述的已知沉积技术或外延生长技术来形成第二半导体材料。
40.可以通过第一半导体材料和第二半导体材料的交替层的顺序外延生长来形成纳米片堆叠20(16，18)。
41.纳米片堆叠20的牺牲半导体材料层16可以具有约5nm至约12nm范围的厚度，而半导体堆叠20的半导体沟道材料层18可以具有约3nm至约12nm范围的厚度。每个牺牲半导体材料层16可以具有与每个半导体沟道材料层18的厚度相同或不同的厚度。在一个实施例中，每个牺牲半导体材料层16具有相同的厚度。在一个实施例中，每个半导体沟道材料层18具有相同的厚度。
42.通过构图牺牲半导体材料层16和半导体沟道材料层18形成纳米片层堆叠20。硅锗层可以与纳米片层堆叠20同时构图。更具体地，半导体沟道材料层18、硅锗层和牺牲半导体材料层16的部分使用各向异性蚀刻技术，例如反应离子蚀刻(rie)，被蚀刻，并且停止在衬底10和sti区域22上，纳米片层堆叠20包括都在硅锗层的剩余部分的顶部上的每个半导体沟道材料层18和每个牺牲半导体材料层16的剩余部分的交替的纳米片层。在蚀刻之后，每个牺牲半导体材料层16的侧壁与每个半导体沟道材料层18的侧壁以及硅锗层的侧壁垂直对准。
43.相邻的纳米片叠层20可以通过介电材料的区域彼此隔离，例如sti区域22，sti区域22可以使用已知的构图和沉积技术形成。
44.如前所述，然后使用一种或多种已知技术选择性地去除硅锗层。在此过程中，相对于半导体沟道材料层18、半导体沟道材料层18和sti区22，硅锗层被选择性地去除，例如，可以使用湿法蚀刻技术来选择性去除硅锗层。湿法蚀刻技术可以采用特殊的化学溶液，包括例如四甲基氢氧化铵(tmah)溶液、氢氧化钾(koh)溶液、乙二胺和邻苯二酚(edp)溶液。或者，例如，可以使用依赖于hfhno3-h2so4的混合溶液的湿法蚀刻技术。
45.底部隔离层12可以形成在衬底10上和纳米片堆叠20下方，在通过去除硅锗层而产生的间隙中。底部隔离层12可以通过保形沉积电介质材料，随后进行一个或多个蚀刻或凹陷步骤来形成。
46.底部隔离层12可以由二氧化硅、未掺杂硅酸盐玻璃(usg)、氟硅酸盐玻璃(fsg)、硼磷硅酸盐玻璃(bpsg)、旋涂(spin-on)低k电介质层、化学气相沉积(cvd)低k电介质层或其任何组合构成。本技术通篇使用的术语“低k”表示具有小于二氧化硅的介电常数的介电材料。在另一实施例中，诸如旋涂玻璃(sog)的自平面化材料或诸如silk
tm
的旋涂低k电介质材料可以用作底部隔离层12。使用自平面化电介质材料作为底部隔离层12可以避免执行随后的蚀刻或凹陷的需要。silk
tm
是dow chemical company的商标。
47.在一些实施例中，如图所示，可以选择性地蚀刻底部隔离层12，使得底部隔离层12的垂直侧与纳米片堆叠20对准，并且sti区域22的顶表面被暴露。可以使用各向异性蚀刻技术，例如反应离子蚀刻(rie)来蚀刻底部隔离12，在蚀刻之后，每个牺牲半导体材料层16的侧壁与每个半导体沟道材料层18的侧壁和底部隔离层12的侧壁垂直对准。在未示出的其它实施例中，底部隔离层12可以保持从一个纳米片堆叠20延伸到下一个纳米片堆叠并覆盖sti区域22的连续层。
48.现在参考图2，示出了根据示例性实施例的结构100。如图2所示，使用一种或多种蚀刻技术选择性地去除牺牲半导体材料层16。这样做时，相对于半导体沟道材料层18、底部隔离层12和sti区22选择性地去除牺牲半导体材料层16。如图2所示，示出了剩余的半导体沟道材料层18被悬挂(suspend)，并且在两端由未示出的结构100的附加部分支撑。
49.例如，可以使用湿蚀刻技术来选择性地去除牺牲半导体材料层16。湿蚀刻技术可以采用特殊的化学溶液，包括例如四甲基氢氧化铵(tmah)溶液、氢氧化钾(koh)溶液、乙二胺和邻苯二酚(edp)溶液。或者，例如，可以使用依赖于hf-hno3-h2so4的混合溶液的湿法蚀刻技术。
50.现在参考图3，示出了根据示例性实施例的结构100。如图3所示，在每个腔中形成栅极电介质24，并且其围绕半导体沟道材料层18的悬浮部分。如图所示，栅极电介质24还覆盖sti区域22和底部隔离层12。实际上，栅极氧化物24直接沉积在界面层(未示出)上。界面层将是天然氧化物，例如氧化硅。
51.栅极电介质24可以是氧化物、氮化物和/或氮氧化物。在一个示例中，栅极电介质24可以是高k材料。示例性的高k电介质包括但不限于hfo2、zro2、la2o3、al2o3、tio2、srtio3、laalo3、y2o3、hfo
x
ny、zro
x
ny、la2o
x
ny、al2o
x
ny、tio
x
ny、srtio
x
ny、laalo
x
ny、y2o
x
ny、sion、sin
x
、其硅酸盐及其合金。x的每个值独立地为0.5至3，y的每个值独立地为0至2。在一些实施例中，可以形成包括不同栅极电介质材料(例如二氧化硅)和高k栅极电介质的多层栅极电介
质结构，并将其用作栅极电介质24。
52.栅极电介质24可以通过任何沉积技术形成，包括例如原子层沉积(ald)、化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、物理气相沉积(pvd)、溅射或其他类似的沉积技术。在实施例中，栅极电介质24可以具有范围从大约1nm到大约10nm的厚度。小于或大于上述厚度范围的其它厚度也可用于栅极电介质24。
53.现在参考图4，示出了根据示例性实施例的结构100。如图4所示，第一牺牲栅极26形成在栅极电介质24的顶部上并覆盖栅极电介质，例如，第一牺牲栅极26形成在每个腔中并围绕半导体沟道材料层18的悬浮部分，同样如图4所示，可以形成覆盖第一牺牲栅极26的第一毯式牺牲层28，并可以填充相邻纳米片堆叠20之间的区域。
54.第一牺牲栅极26可以包括任何材料，例如多晶硅、非晶硅、元素金属(例如钨、钛、钽、铝、镍、钌、钯和铂)、至少两种元素金属的合金或其多层组合。
55.第一牺牲栅极26可以通过任何沉积技术形成，包括例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、物理气相沉积(pvd)、溅射、原子层沉积(ald)或其它类似的沉积技术。当形成金属硅化物时，使用常规的硅化技术。在实施例中，第一牺牲栅极26可以具有范围从约1nm到约50nm的厚度，并且更优选地范围从约3nm到约10nm。小于或大于上述厚度范围的其它厚度也可用于第一牺牲栅极26。在实施例中，第一牺牲栅极26的厚度被沉积为具有足以填充或基本上填充相邻半导体沟道材料层18之间的空间的厚度，并且完全围绕每个半导体沟道材料层18。
56.第一毯式牺牲层28可包括任何阻氧材料，包括例如非晶硅、多晶硅、非晶碳、非晶锗、多晶锗或制成的多晶硅锗。第一毯式牺牲层28可利用沉积工艺形成，所述沉积工艺包括(例如)化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、物理气相沉积(pvd)、溅镀、原子层沉积(ald)或其它类似沉积技术。
57.现在参考图5，示出了根据示例性实施例的结构100。如图5所示，可以选择性地形成有机聚合物层30。有机聚合物层30可以覆盖选定的纳米片堆叠20，并且可以不覆盖其它纳米片堆叠20。如图5所示，有机聚合物层30用于覆盖结构b中的两个纳米片叠层20，而不是结构a中的两个纳米片叠层。
58.有机聚合物层30可以通过使用典型沉积技术的毯式沉积来形成，例如原子层沉积(ald)、化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、物理气相沉积(pvd)、溅射或其它类似沉积技术。有机聚合物层30的材料可以包括光敏有机聚合物，该光敏有机聚合物包括光敏材料。有机聚合物可以包括环氧树脂、酚醛树脂、聚丙烯酸酯树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯硫醚树脂、聚苯醚树脂或苯并环丁烯(bcb)。可以选择有机聚合物层30的材料以与第一牺牲栅极26和第一毯式牺牲层28兼容。具体地，选择材料使得可以彼此选择性地蚀刻或凹进第一牺牲栅极26、第一毯式牺牲层28或有机聚合物层30中的一个或多个。
59.在这个制造点，结构a和b是不同的。具体地，有机聚合物层30仅覆盖结构b，而不覆盖结构a。
60.现在参考图6，示出了根据示例性实施例的结构100。如图6所示，可以从结构a中选择性地去除第一毯式牺牲层28和第一牺牲栅极26。随后，可以从结构b中去除有机聚合物层30。
61.如上所述，可以使用湿蚀刻技术来，相对于有机聚合物层30，选择性地去除第一毯式牺牲层28和第一栅极26。湿蚀刻技术可以使用特殊的化学溶液，包括例如四甲基氢氧化铵(tmah)溶液、氢氧化钾(koh)溶液、乙二胺和邻苯二酚(edp)溶液。或者，例如，可以使用依赖于hfhno3-h2so4的混合溶液的湿法蚀刻技术。蚀刻可以在一个或多个步骤中执行。
62.在结构a中去除第一毯式牺牲层28和第一牺牲栅极26之后，可以从结构b去除有机聚合物层30。可以使用湿法蚀刻技术来，相对于对于结构b的第一毯式牺牲层28、第一牺牲栅极26和栅极电介质24，选择性地去除有机聚合物层30。
63.在这个制造点，结构a和b是不同的。具体地，第一毯式牺牲层28和第一牺牲栅极26保留在结构b中，而第一毯式牺牲层28和第一牺牲栅极26都不保留在结构a上。
64.现在参考图7，示出了根据示例性实施例的结构100。如图7所示，结构100可以暴露于尖峰(spike)退火、高温退火、激光尖峰退火或另一类型的退火，以结晶化栅极电介质24的暴露部分。在结构a中，栅极电介质24变成具有与栅极电介质24不同的性质的结晶化的栅极电介质32。因为结构b中的栅极电介质24被第一牺牲栅极26和第一毯式牺牲层28保护，并且因此不被暴露，所以其将不会被尖峰退火结晶化。
65.在实施例中，退火技术可以包括使结构100经受范围从约800℃到约1250℃的高温达约1ms到约500ms。在另一实施例中，可使用高温快速热退火(rta)技术。通常，由于损坏栅极金属或功函数金属的风险，在制造期间不能使用高温；然而，在本情况中，栅极金属和功函数金属都还没有形成。
66.纳米片晶体管的阈值电压取决于纳米片堆叠20的材料和结构，并且还取决于围绕纳米片堆叠20的半导体沟道材料层18中的每一个的栅极电介质的厚度和组成。在激光尖峰退火之前，结构a和结构b各自具有同时形成的相同的栅极电介质层(即，栅极电介质24)，具有相同的原始厚度和成分，因此将具有相同或基本相同的阈值电压。然而，在激光尖峰退火步骤之后，结构a具有结晶化的栅极电介质32，其与结构b的栅极电介质24相比具有不同的成分。因此，结构a的阈值电压将不同于结构b的阈值电压。
67.使用尖峰激光退火允许选择性结晶而无需附加的处理步骤。传统上，将需要额外的处理步骤来形成具有不同栅极电介质和不同阈值电压的结构a和结构b。
68.现在参考图8，示出了根据示例性实施例的结构100。如图8所示，去除保留在结构b上的第一毯式牺牲层28和第一牺牲栅极26的部分。
69.如上所述，可以使用湿法蚀刻技术来，相对于栅极电介质24和结晶化的栅极电介质32，选择性地去除第一毯式牺牲层28和第一牺牲栅极26的剩余部分。
70.现在参考图9，示出了根据示例性实施例的结构100。如图9所示，可以形成偶极层34。
71.在结构a中，偶极层34形成在围绕纳米片堆叠20的半导体沟道材料层18的结晶化的栅极电介质32的顶部上。偶极层34进一步形成在覆盖底部隔离层12和sti区22的结晶化的栅极电介质32的顶部上。
72.在结构b中，偶极子层34形成在围绕纳米片堆叠20的半导体沟道材料层18的栅极电介质24的顶部上，偶极子层34进一步形成在覆盖底部隔离层12和sti区域22的栅极电介质24的顶部上。
73.偶极层34可以通过使用典型的沉积技术的毯式沉积来形成，例如，原子层沉积
(ald)、化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、物理气相沉积(pvd)、溅射或其他类似的沉积技术。偶极层34的材料可以包括本领域普通技术人员已知的任何合适的偶极层。例如，在一些实施例中，偶极层34可以包括氧化镧(la2o3)或氧化铝(al2o3)。在一些实施例中，氧化镧(la2o3)通常用于nfet器件，氧化铝(al2o3)通常用于pfet器件。在其它实施例中，氧化镧(la2o3)和氧化铝(al2o3)的一些组合可以用于nfet器件或pfet器件，以便实现期望的器件特性。
74.调整偶极层34的材料可以是改变或改变纳米片晶体管的阈值电压的另一种方法。在实施例中，例如，氧化镧(la2o3)偶极层(34)通常可以降低nfet器件的阈值电压，并且通常可以升高pfet器件的阈值电压。在替代实施例中，例如，氧化铝(al2o3)偶极层(34)通常可以增加nfet器件的阈值电压，并且通常可以降低pfet器件的阈值电压。
75.在一些实施例中，可能期望在选择的纳米片堆叠20上选择性地沉积偶极层34，而不是其它层。
76.现在参考图10，示出了根据示例性实施例的结构100。如图10所示，形成第二牺牲栅极36。
77.在结构a中，第二牺牲栅极36形成在每个腔中并且围绕结晶化的栅极电介质32、偶极层34和半导体沟道材料层18的悬浮部分，同时，在结构b中，第二牺牲栅极36形成在每个腔中并且围绕栅极电介质24和偶极层34和半导体沟道材料层18的悬浮部分。在一些情况下，第二牺牲栅极36还可以覆盖sti区域22和底部隔离层12的表面。
78.还如图10所示，可以形成覆盖第二牺牲栅极导体36的第二毯式牺牲层38，并且可以填充相邻的纳米片堆叠20之间的区域。
79.可以形成第二毯式栅极导体36，并且其包括如上所述用于第一牺牲栅极26的材料。可以形成第二毯式牺牲层38，并且其包括如上所述用于第一毯式牺牲层28的材料。
80.现在参考图11，示出了根据示例性实施例的结构100。如图11所示，进行退火步骤以使，仅在结构b中，偶极层34扩散到栅极电介质24中。相反，偶极层34不扩散到结构a的结晶化的栅极电介质32中，而是保留在栅极电介质层24的顶部上。
81.更具体地说，结构a在退火之前和之后保持基本相同，因为结晶化的栅极电介质32防止偶极层34的扩散。如此，仅在结构a中，结晶化的栅极介电质32将偶极层34与半导体沟道材料层18分离。相反，退火导致偶极层34扩散至结构b的(非晶)栅极介电层24中。退火后，来自偶极层34的偶极材料，例如氧化镧(la2o3)、氧化铝(al2o3)或两者，可在栅极层24内以及栅极层24与界面层之间的界面处被检测到。退火可以包括如上所述的尖峰退火、高温退火或激光尖峰退火或另一类型的退火。
82.根据公开的实施例，使偶极层34扩散到结构b的栅极电介质层24中是如何使用选择性结晶化或在本示例中缺少选择性结晶化来调节或改变纳米片器件的阈值电压的另一示例。例如，具有扩散偶极材料的结构b可以被设计和制造有与结构a所不同的阈值。更独特的是，公开的实施例教导了如何使用栅极电介质层24的选择性结晶化来制造具有不同阈值电压的纳米片状器件。
83.现在参考图12，示出了根据示例性实施例的结构100。如图12所示，可以从结构100去除第二毯式牺牲层38和第二牺牲栅极36。另外，偶极层34可以从结构a去除。
84.如上所述，可以使用一种或多种蚀刻技术，例如湿法蚀刻技术，从结构a和结构b选
择性地去除第二毯式牺牲层38、第二栅极导体36。在结构a中，湿法蚀刻将相对于结晶化的栅极电介质32选择性地去除偶极层34。在结构b中，湿法蚀刻可以去除栅极电介质24的一部分；然而，扩散的偶极子材料保留在栅极电介质24的剩余部分中，并且沿着栅极电介质24和界面层之间的界面。
85.现在参考图13和14，示出了根据示例性实施例的结构100。图14的结构a是沿着剖面线a-a的垂直于图13所示的结构a的横截面图。图14的结构b是沿着剖面线b-b的垂直于图13所示的结构b的横截面图。如图13和14所示，可以形成功函数金属40。
86.功函数金属40可以作为由栅叠层20形成的纳米片fet的传统栅工艺的一部分形成。由于结构a和结构b的差异，相同的功函数金属40可以用于两者。两个结构的差异，包括结构b的扩散偶极材料以及结构a的栅极电介质24与结构a的结晶化栅极电介质32的比较可以用于制造具有不同阈值电压的两个或更多个晶体管，即使具有相同的功函数金属40。
87.在一个实施例中，结构a、b中的任一个可以用作nfet器件或pfet器件。
88.根据示例性实施例，功函数金属40可以保形地形成在结构100上。功函数金属40可以使用典型的沉积技术沉积，例如原子层沉积(ald)、分子层沉积(mld)和化学气相沉积(cvd)。
89.可以基于期望nfet器件还是pfet器件来选择为功函数金属40选择的材料。在实施例中，pfet器件的功函数金属40可以包括金属氮化物，例如，氮化钛或氮化钽、碳化钛、碳化钛铝、或本领域已知的其它合适的材料。在实施例中，nfet器件的功函数金属40可以包括例如碳化钛铝或本领域已知的其它合适材料。在实施例中，功函数金属40可以包括一个或多个层以实现期望的器件特性。
90.如图14所示，可以根据已知技术形成内间隔物42、源漏区44和栅极间隔物46。源漏区44和栅极间隔物46的形成通常在图1所示的制造开始之前完成。
91.在结构100内，可以存在栅极电介质层和偶极层的不同组合以产生具有不同阈值电压的器件。
92.根据本文描述的实施例，公开了栅极电介质的选择性结晶化产生至少四种不同的技术以控制或调整纳米片器件的阈值电压。例如，具有第一阈值电压的第一纳米片晶体管将仅包括栅极电介质24而没有结晶化并且没有偶极层；具有第二阈值电压的第二纳米片晶体管将仅包括结晶化的栅极电介质32而不包括偶极层34；具有第三阈值电压的第三纳米片晶体管将包括扩散到栅极电介质24中的偶极层34，如结构b中所示；并且具有第四阈值电压的第四纳米片晶体管将仅包括在结晶化的栅极电介质32的顶部上的偶极层34，如结构a中所示。
93.如上面简要提到的，本发明的实施例公开了更有效和更少侵入性的技术来制造具有不同阈值电压的纳米片晶体管。例如，传统的制造技术需要沉积不同的材料，例如不同的栅极电介质，以实现不同的阈值电压。这样做固有地需要多个沉积、掩模和蚀刻技术，这些技术可能是侵入性的并且对周围结构有害。相反，本发明的实施例提供了实现不同阈值电压同时最小化额外工艺步骤的技术，从而最小化对周围结构的附带损伤。例如，本发明的实施例以单一栅极介电材料(24)开始，且具有不同阈值电压的器件可通过经由结晶化改性栅极电介质来实现。
94.已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的
或限于所公开的实施例。在不背离本发明的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员来说是显而易见的。选择本文所使用的术语是为了最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或为了使本领域的其他普通技术人员能够理解本文所公开的实施例。