半导体装置及其制造方法与流程

半导体装置及其制造方法
1.[相关申请案的引用]
[0002]
本技术案基于2021年6月16日提出申请的在先日本专利申请案第2021-100408号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
[0003]
本发明的实施方式涉及一种半导体装置及其制造方法。


背景技术：

[0004]
在将某一衬底与另一衬底贴合而制造半导体装置的情况下，较理想的是减少这些衬底的金属焊垫彼此的接合不良。


技术实现要素：

[0005]
本发明提供一种能够将焊垫彼此恰当地接合的半导体装置及其制造方法。
[0006]
根据一实施方式，半导体装置具备第1绝缘膜、设置在所述第1绝缘膜内的第1焊垫、设置在所述第1绝缘膜上的第2绝缘膜、以及在所述第2绝缘膜内设置在所述第1焊垫上的第2焊垫。进而，所述第1绝缘膜包含第1膜及第2膜，所述第1膜与所述第1焊垫及所述第2绝缘膜相接，所述第2膜与所述第1焊垫及所述第2绝缘膜隔开间隔而设，且具有设置成与所述第1焊垫的至少一部分相同高度的部分；且/或，所述第2绝缘膜包含第3膜及第4膜，所述第3膜与所述第2焊垫及所述第1绝缘膜相接，所述第4膜与所述第2焊垫及所述第1绝缘膜隔开间隔而设，且具有设置成与所述第2焊垫的至少一部分相同高度的部分。
[0007]
根据所述构成，可提供一种能够将焊垫彼此恰当地接合的半导体装置及其制造方法。
附图说明
[0008]
图1是表示第1实施方式的半导体装置的构造的剖视图。
[0009]
图2是表示第1实施方式的柱状部的构造的剖视图。
[0010]
图3是表示第1实施方式的半导体装置的制造方法的剖视图(1/2)。
[0011]
图4是表示第1实施方式的半导体装置的制造方法的剖视图(2/2)。
[0012]
图5(a)～(c)是表示第1实施方式的半导体装置的构造的剖视图。
[0013]
图6(a)、(b)是表示第1实施方式的半导体装置的构造的2个例子的剖视图。
[0014]
图7(a)～(c)是表示第1实施方式的第1变化例的半导体装置的构造的剖视图。
[0015]
图8(a)～(c)是表示第1实施方式的第2变化例的半导体装置的构造的剖视图。
[0016]
图9(a)～(c)是表示第1实施方式的第3变化例的半导体装置的构造的剖视图。
[0017]
图10(a)～(c)是表示第1实施方式的半导体装置的制造方法的概况的剖视图。
[0018]
图11(a)、(b)是表示第1实施方式的半导体装置的制造方法的详情的剖视图(1/5)。
[0019]
图12(a)、(b)是表示第1实施方式的半导体装置的制造方法的详情的剖视图(2/5)。
[0020]
图13(a)、(b)是表示第1实施方式的半导体装置的制造方法的详情的剖视图(3/5)。
[0021]
图14(a)、(b)是表示第1实施方式的半导体装置的制造方法的详情的剖视图(4/5)。
[0022]
图15(a)、(b)是表示第1实施方式的半导体装置的制造方法的详情的剖视图(5/5)。
[0023]
图16是表示第2实施方式的半导体装置的构造的剖视图。
[0024]
图17是表示第2实施方式的第1变化例的半导体装置的构造的剖视图。
[0025]
图18是表示第2实施方式的第2变化例的半导体装置的构造的剖视图。
[0026]
图19是表示第2实施方式的第3变化例的半导体装置的构造的剖视图。
[0027]
图20是表示第2实施方式的第4变化例的半导体装置的构造的剖视图。
[0028]
图21(a)～(c)是表示第2实施方式的半导体装置的制造方法的概况的剖视图。
[0029]
图22(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(1/7)。
[0030]
图23(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(2/7)。
[0031]
图24(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(3/7)。
[0032]
图25(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(4/7)。
[0033]
图26(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(5/7)。
[0034]
图27(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(6/7)。
[0035]
图28(a)、(b)是表示第2实施方式的半导体装置的制造方法的详情的剖视图(7/7)。
[0036]
图29(a)、(b)是表示第2实施方式的半导体装置的另一制造方法的详情的剖视图(1/4)。
[0037]
图30(a)、(b)是表示第2实施方式的半导体装置的另一制造方法的详情的剖视图(2/4)。
[0038]
图31(a)、(b)是表示第2实施方式的半导体装置的另一制造方法的详情的剖视图(3/4)。
[0039]
图32(a)、(b)是表示第2实施方式的半导体装置的另一制造方法的详情的剖视图(4/4)。
[0040]
图33是用来对第2实施方式的半导体装置的材料进行说明的曲线图。
具体实施方式
[0041]
以下，参照附图对本发明的实施方式进行说明。图1～图33中，对相同的构成标注相同的符号，并省略重复说明。
[0042]
(第1实施方式)图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置例如是三维存储器，如下所述，是通过将包含阵列区域1的阵列晶圆与包含电路区域2的电路晶圆贴合而制成。
[0043]
阵列区域1具备包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、以及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如为氧化硅膜(sio2膜)或氮化硅膜(sin膜)。层间绝缘膜13例如为氧化硅膜、或包含氧化硅膜与其它绝缘膜的积层膜。层间绝缘膜13是第2绝缘膜的例子。
[0044]
电路区域2设置在阵列区域1下。符号s表示阵列区域1与电路区域2的交界面(贴合面)。电路区域2具备层间绝缘膜14、及层间绝缘膜14下的衬底15。层间绝缘膜14例如为氧化硅膜、或包含氧化硅膜与其它绝缘膜的积层膜。层间绝缘膜14是第1绝缘膜的例子。衬底15例如为硅(si)衬底等半导体衬底。
[0045]
图1中示出了与衬底15的表面平行且相互垂直的x方向及y方向、以及与衬底15的表面垂直的z方向。在本说明书中，将+z方向视为上方向，将-z方向视为下方向。-z方向与重力方向可一致，也可不一致。
[0046]
阵列区域1具备多个字线wl及源极线sl作为存储单元阵列11内的多个电极层。图1中示出了存储单元阵列11的阶梯构造部21。各字线wl经由接触插塞22与字配线层23电连接。贯通所述多个字线wl的各柱状部cl经由介层插塞24与位线bl电连接，且与源极线sl电连接。源极线sl包含作为半导体层的下部层sl1、及作为金属层的上部层sl2。
[0047]
电路区域2具备多个晶体管31。各晶体管31具备隔着栅极绝缘膜而设置在衬底15上的栅极电极32、以及设置在衬底15内的未图示的源极扩散层及漏极扩散层。另外，电路区域2具备设置在所述晶体管31的栅极电极32、源极扩散层或漏极扩散层上的多个接触插塞33、设置在所述接触插塞33上且包含多个配线的配线层34、以及设置在配线层34上且包含多个配线的配线层35。
[0048]
电路区域2还具备设置在配线层35上且包含多个配线的配线层36、设置在配线层36上的多个介层插塞37、以及设置在所述介层插塞37上的多个金属焊垫38。金属焊垫38例如为包含cu(铜)层的金属层。金属焊垫38是第1焊垫的例子。电路区域2作为控制阵列区域1的动作的控制电路(逻辑电路)发挥功能。该控制电路包含晶体管31等，且电连接于金属焊垫38。
[0049]
阵列区域1具备设置在金属焊垫38上的多个金属焊垫41、以及设置在金属焊垫41上的多个介层插塞42。另外，阵列区域1具备设置在所述介层插塞42上且包含多个配线的配线层43、以及设置在配线层43上且包含多个配线的配线层44。金属焊垫41例如为包含cu层的金属层。金属焊垫41是第2焊垫的例子。所述位线bl包含在配线层44中。所述控制电路经由金属焊垫41、38等而电连接于存储单元阵列11，且经由金属焊垫41、38等来控制存储单元阵列11的动作。
[0050]
阵列区域1还具备设置在配线层44上的多个介层插塞45、设置在所述介层插塞45上及绝缘膜12上的金属焊垫46、以及设置在金属焊垫46上及绝缘膜12上的钝化膜47。金属
焊垫46例如为包含cu层的金属层，作为图1的半导体装置的外部连接焊垫(接合焊垫)发挥功能。钝化膜47例如为氧化硅膜等绝缘膜，具有使金属焊垫46的上表面露出的开口部p。金属焊垫46可经由该开口部p并通过接合线、焊锡球、金属凸块等而连接于安装衬底或其它装置。
[0051]
图2是表示第1实施方式的柱状部cl的构造的剖视图。图2中示出了图1所示的多个柱状部cl的其中1个。
[0052]
如图2所示，存储单元阵列11具备在层间绝缘膜13(图1)上交替积层的多个字线wl与多个绝缘层51。字线wl例如为w(钨)层。绝缘层51例如为氧化硅膜。
[0053]
柱状部cl依次包含阻挡绝缘膜52、电荷储存层53、隧道绝缘膜54、通道半导体层55及核心绝缘膜56。电荷储存层53例如为氮化硅膜等绝缘膜，隔着阻挡绝缘膜52而形成在字线wl及绝缘层51的侧面。电荷储存层53也可以是多晶硅层等半导体层。通道半导体层55例如为多晶硅层，隔着隧道绝缘膜54而形成在电荷储存层53的侧面。阻挡绝缘膜52、隧道绝缘膜54及核心绝缘膜56例如为氧化硅膜或金属绝缘膜。
[0054]
图3及图4是表示第1实施方式的半导体装置的制造方法的剖视图。
[0055]
图3中示出了包含多个阵列区域1的阵列晶圆w1、以及包含多个电路区域2的电路晶圆w2。阵列晶圆w1也被称为“存储器晶圆”，电路晶圆w2也被称为“cmos(complementary metal oxide semiconductor，互补金氧半导体)晶圆”。
[0056]
图3的阵列晶圆w1的方向与图1的阵列区域1的方向相反。在本实施方式中，通过将阵列晶圆w1与电路晶圆w2贴合而制造半导体装置。图3中示出了为进行贴合而使方向反转之前的阵列晶圆w1，图1中示出了为进行贴合而使方向反转并贴合及切割后的阵列区域1。
[0057]
图3中，符号s1表示阵列晶圆w1的上表面，符号s2表示电路晶圆w2的上表面。阵列晶圆w1具备设置在绝缘膜12下的衬底16。衬底16例如为硅衬底等半导体衬底。衬底15是第1衬底的例子，衬底16是第2衬底的例子。
[0058]
在本实施方式中，首先，如图3所示，在阵列晶圆w1的衬底16上形成存储单元阵列11、绝缘膜12、层间绝缘膜13、阶梯构造部21、金属焊垫41等，在电路晶圆w2的衬底15上形成层间绝缘膜14、晶体管31、金属焊垫38等。例如，在衬底16上依次形成介层插塞45、配线层44、配线层43、介层插塞42及金属焊垫41。另外，在衬底15上依次形成接触插塞33、配线层34、配线层35、配线层36、介层插塞37及金属焊垫38。接下来，如图4所示，通过机械压力将阵列晶圆w1与电路晶圆w2贴合。由此，层间绝缘膜13与层间绝缘膜14被粘接。接下来，对阵列晶圆w1及电路晶圆w2进行退火。由此，金属焊垫41与金属焊垫38得以接合。
[0059]
然后，通过cmp(chemical mechanical polishing，化学机械抛光)将衬底15薄膜化，并通过cmp去除衬底16之后，将阵列晶圆w1及电路晶圆w2切断成多个芯片。以此方式来制造图1的半导体装置。此外，金属焊垫46与钝化膜47例如是在衬底15薄膜化及去除衬底16之后形成在绝缘膜12上。
[0060]
此外，本实施方式是将阵列晶圆w1与电路晶圆w2贴合，但也可以取而代之，将阵列晶圆w1彼此贴合。上文中参照图1～图4叙述的内容、以及下文中将参照图5～图33叙述的内容也同样适用于将阵列晶圆w1彼此贴合的情况。
[0061]
另外，图1中示出了层间绝缘膜13与层间绝缘膜14的交界面、以及金属焊垫41与金属焊垫38的交界面，但在所述退火之后，通常不再能观察到所述交界面。但是，可以通过检
测例如金属焊垫41的侧面或金属焊垫38的侧面的斜率、或者金属焊垫41的侧面与金属焊垫38的位置偏移，来推定所述交界面所处的位置。
[0062]
以下，参照图5～图15对本实施方式的半导体装置进行更详细的说明。
[0063]
图5是表示第1实施方式的半导体装置的构造的剖视图。
[0064]
图5(a)是表示图1所示的多对金属焊垫38、41的其中一对的纵剖视图。图5(a)中，金属焊垫38在层间绝缘膜14内设置在介层插塞37上，金属焊垫41在层间绝缘膜13内设置在介层插塞42下。图5(b)是沿着图5(a)所示的a-a'线的横剖视图，表示金属焊垫41的xy截面。图5(c)是沿着图5(a)所示的b-b'线的横剖视图，表示金属焊垫38的xy截面。
[0065]
以下，对图5(a)所示的金属焊垫38、41及层间绝缘膜14、13进行更详细的说明。在该说明中，也会适当地参照图5(b)及图5(c)。
[0066]
如图5(a)所示，金属焊垫38包含障壁金属层38a及焊垫材料层38b。障壁金属层38a形成在层间绝缘膜14的侧面及上表面，焊垫材料层38b隔着障壁金属层38a而形成在层间绝缘膜14内。同样，金属焊垫41包含障壁金属层41a及焊垫材料层41b。障壁金属层41a形成在层间绝缘膜13的侧面及下表面，焊垫材料层41b隔着障壁金属层41a而形成在层间绝缘膜14内。障壁金属层38a、41a例如为包含ti(钛)元素或ta(钽)元素的金属层。焊垫材料层38b、41b例如为包含cu层的金属层。由此，金属焊垫38、41也被称为“cu焊垫”。
[0067]
本实施方式的层间绝缘膜14包含绝缘膜14a及绝缘膜14b。绝缘膜14a与金属焊垫38及层间绝缘膜13相接，配置在金属焊垫38的横向及下方向等。另一方面，绝缘膜14b与金属焊垫38及层间绝缘膜13均不相接，配置在金属焊垫38的横向。也就是说，绝缘膜14b与金属焊垫38及层间绝缘膜13隔开间隔而配置。在本实施方式中，绝缘膜14b的厚度比金属焊垫38的厚度薄，所以，整个绝缘膜14b位于与金属焊垫38的一部分相同的高度。因此，与xy平面平行的b-b'线穿过金属焊垫38与绝缘膜14b这两者。绝缘膜14a是第1膜的例子，绝缘膜14b是第2膜的例子。
[0068]
此外，所述“高度”的基准例如是交界面s。另外，所述“高度”的基准也可以是衬底15的上表面。此基准在下文出现的“高度”一词中也一样。
[0069]
本实施方式的绝缘膜14a与绝缘膜14b均为sio2膜。但是，本实施方式的绝缘膜14a例如是使用dteos(densified tetraethyl orthosilicate，稠化四乙氧基硅烷)而形成。另一方面，本实施方式的绝缘膜14b例如是使用psz(聚硅氮烷)而形成。因此，绝缘膜14b包含n(氮)原子作为杂质原子，绝缘膜14b内的n原子浓度变得比绝缘膜14a内的n原子浓度高。进而，绝缘膜14b在制造半导体装置时的热步骤中会收缩。在制造本实施方式的半导体装置时，如下所述，通过利用绝缘膜14b的这种性质，可将金属焊垫38与金属焊垫41恰当地接合。
[0070]
此外，本实施方式的绝缘膜14b也可以是在制造半导体装置时的热步骤中会收缩的其它sio2膜(例如nsg(none-doped silicate glass，无掺杂硅酸盐玻璃)膜)。另外，本实施方式的绝缘膜14a、14b也可以是sio2膜以外的膜。
[0071]
本实施方式的层间绝缘膜13包含绝缘膜13a及绝缘膜13b。绝缘膜13a与金属焊垫41及层间绝缘膜14相接，配置在金属焊垫41的横向及上方向等。另一方面，绝缘膜13b与金属焊垫41及层间绝缘膜14均不相接，配置在金属焊垫41的横向。也就是说，绝缘膜13b与金属焊垫41及层间绝缘膜14隔开间隔而配置。在本实施方式中，绝缘膜13b的厚度比金属焊垫41的厚度薄，所以，整个绝缘膜13b位于与金属焊垫41的一部分相同的高度。因此，与xy平面
平行的a-a'线穿过金属焊垫41及绝缘膜13b这两者。绝缘膜13a是第3膜的例子，绝缘膜13b是第4膜的例子。
[0072]
本实施方式的绝缘膜13a与绝缘膜13b均为sio2膜。但是，本实施方式的绝缘膜13a例如是使用dteos而形成。另一方面，本实施方式的绝缘膜13b例如是使用psz而形成。因此，绝缘膜13b包含n原子作为杂质原子，绝缘膜13b内的n原子浓度变得比绝缘膜13a内的n原子浓度高。进而，绝缘膜13b在制造半导体装置时的热步骤中会收缩。在制造本实施方式的半导体装置时，如下所述，通过利用绝缘膜13b的这种性质，可将金属焊垫38与金属焊垫41恰当地接合。
[0073]
此外，本实施方式的绝缘膜13b也可以是在制造半导体装置时的热步骤中会收缩的其它sio2膜(例如nsg膜)。另外，本实施方式的绝缘膜13a、13b也可以是sio2膜以外的膜。
[0074]
如图5(a)所示，本实施方式的绝缘膜13a包含设置在金属焊垫41的侧面与绝缘膜13b的侧面之间的部分p1。由此，绝缘膜13b不与金属焊垫41相接。部分p1是第2部分的例子。同样，本实施方式的绝缘膜14a包含设置在金属焊垫38的侧面与绝缘膜14b的侧面之间的部分p2。由此，绝缘膜14b不与金属焊垫38相接。部分p2是第1部分的例子。
[0075]
图5(b)示出了绝缘膜13a的部分p1的xy截面。如图5(b)所示，本实施方式的部分p1具有包围金属焊垫41的环状的平面形状。部分p1进而被绝缘膜13b包围成环状。
[0076]
图5(c)示出了绝缘膜14a的部分p2的xy截面。如图5(c)所示，本实施方式的部分p2具有包围金属焊垫38的环状的平面形状。部分p2进而被绝缘膜14b包围成环状。
[0077]
图6是表示第1实施方式的半导体装置的2个构造例的剖视图。
[0078]
图6(a)表示本实施方式的半导体装置的构造的第1例。图6(a)是表示比图5(b)更广范围的横剖视图。在该例中，各金属焊垫41具有实心四边形的平面形状，包围各金属焊垫41的部分p1具有中空四边形的平面形状。在该例中，1个绝缘膜13b隔着多个部分p1将多个金属焊垫41个别地包围。
[0079]
图6(b)表示本实施方式的半导体装置的构造的第2例。图6(b)与图6(a)同样，是表示比图5(b)更广范围的横剖视图，但表示与图6(a)所示的构造不同的构造。在该例中，各金属焊垫41具有实心六边形的平面形状，包围各金属焊垫41的部分p1具有近似中空六边形的平面形状。具体来说，各部分p1具有多个(这里为6个)六边形组合而成的环状的平面形状，这些六边形各自具有与1个金属焊垫41相同的尺寸。同样，绝缘膜13b也具有多个六边形组合而成的平面形状，这些六边形各自具有与1个金属焊垫41相同的尺寸。这样一来，该例的金属焊垫41、部分p1及绝缘膜13b的平面形状具有蜂窝构造。该例中，同样地，1个绝缘膜13b隔着多个部分p1将多个金属焊垫41个别地包围。
[0080]
此外，第1例中的金属焊垫38、部分p2及绝缘膜14b的平面形状分别与金属焊垫41、部分p1及绝缘膜13b的平面形状相同。另外，第2例中的金属焊垫38、部分p2及绝缘膜14b的平面形状分别与金属焊垫41、部分p1及绝缘膜13b的平面形状相同。
[0081]
图7是表示第1实施方式的第1变化例的半导体装置的构造的剖视图。图7(a)～图7(c)分别对应于图5(a)～图5(c)。
[0082]
本变化例的绝缘膜14b与第1实施方式的绝缘膜14b同样，不与金属焊垫38及层间绝缘膜13相接，配置在金属焊垫38的横向等。同样，本变化例的绝缘膜13b不与金属焊垫41及层间绝缘膜14相接，配置在金属焊垫41的横向等。
[0083]
但是，本变化例的绝缘膜14b的厚度比金属焊垫38的厚度厚，绝缘膜14b仅一部分位于与金属焊垫38的一部分相同的高度。由此，本变化例的绝缘膜14b不仅包含位于比金属焊垫38的下表面更高位置的部分，还包含位于比金属焊垫38的下表面更低位置的部分。同样，本变化例的绝缘膜13b的厚度比金属焊垫41的厚度厚，绝缘膜13b仅一部分位于与金属焊垫41的一部分相同的高度。由此，本变化例的绝缘膜13b不仅包含位于比金属焊垫41的上表面更低位置的部分，还包含位于比金属焊垫41的上表面更高位置的部分。根据本变化例，可利用具有这种形状的绝缘膜14b、13b来将金属焊垫38与金属焊垫41恰当地接合。
[0084]
此外，本变化例的绝缘膜14b的厚度也可以比金属焊垫38的厚度薄，本变化例的绝缘膜13b的厚度也可以比金属焊垫41的厚度薄。
[0085]
图8是表示第1实施方式的第2变化例的半导体装置的构造的剖视图。图8(a)～图8(c)分别对应于图5(a)～图5(c)。
[0086]
本变化例的层间绝缘膜14包含具有与第1变化例的绝缘膜14a、14b相同形状的绝缘膜14a、14b。另一方面，本变化例的层间绝缘膜13包含绝缘膜13a，但不包含绝缘膜13b。根据本变化例，可利用具有这种形状的绝缘膜14b来将金属焊垫38与金属焊垫41恰当地接合。
[0087]
图9是表示第1实施方式的第3变化例的半导体装置的构造的剖视图。图9(a)～图9(c)分别对应于图5(a)～图5(c)。
[0088]
本变化例的层间绝缘膜13包含具有与第1变化例的绝缘膜13a、13b相同形状的绝缘膜13a、13b。另一方面，本变化例的层间绝缘膜14包含绝缘膜14a，但不包含绝缘膜14b。根据本变化例，可利用具有这种形状的绝缘膜13b来将金属焊垫38与金属焊垫41恰当地接合。
[0089]
图10是表示第1实施方式的半导体装置的制造方法的概况的剖视图。图10(a)～图10(c)表示图3及图4所示的方法的详情。
[0090]
图10(a)中示出了与电路区域2(电路晶圆w2)贴合之前的阵列区域1(阵列晶圆w1)。图10(a)中，金属焊垫38的上表面相对于层间绝缘膜14的上表面向下方向凹陷，金属焊垫41的下表面相对于层间绝缘膜13的下表面向上方向凹陷。所述凹陷被称为碟状凹陷(dishing)，例如在通过cmp使层间绝缘膜14、13的表面平坦化时产生。即使将阵列区域1与电路区域2贴合，仍会担心因所述凹陷而导致无法恰当地将金属焊垫41与金属焊垫38接合。
[0091]
图10(b)示出了与电路区域2贴合后且进行用于将金属焊垫38、41接合的退火之前的阵列区域1。图10(b)中，因所述凹陷而导致金属焊垫41与金属焊垫38之间产生了间隙。如果不消除所述间隙，则会担心产生金属焊垫41与金属焊垫38的接合不良。
[0092]
图10(c)示出了与电路区域2贴合后且进行了用于将金属焊垫38、41接合的退火后的阵列区域1。图10(c)中，金属焊垫41与金属焊垫38之间的间隙已消除，金属焊垫41与金属焊垫38恰当地接合。所述现象缘于因退火而引起的金属焊垫41、38的热膨胀、以及因退火而体现出来的绝缘膜14b、13b的作用。
[0093]
在此，对本实施方式的绝缘膜14b、13b的作用进行说明。
[0094]
本实施方式的绝缘膜14b、13b例如是使用psz(聚硅氮烷)而形成。因此，在对金属焊垫41、38进行退火时，绝缘膜14b、13b被加热而收缩。由此，从绝缘膜14b、13b对金属焊垫41、38施加压缩应力，金属焊垫41与金属焊垫38容易接近。由此，根据本实施方式，通过金属焊垫41、38的热膨胀及绝缘膜14b、13b的作用，能够将金属焊垫41与金属焊垫38恰当地接合。
[0095]
本实施方式的绝缘膜14b的厚度因所述退火时的收缩而减少例如大于9％且25％以下的量。在用t1表示收缩前的绝缘膜14b的厚度，用t2表示收缩后的绝缘膜14b的厚度的情况下，t1
×
0.75≦t2＜t1
×
0.91的关系成立。同样，本实施方式的绝缘膜13b的厚度因所述退火时的收缩而减少例如大于9％且25％以下的量。由此，能够产生足够的压缩应力，从而能够将金属焊垫41与金属焊垫38充分恰当地接合。
[0096]
本实施方式的金属焊垫41、38例如包含cu层。由此，为了抑制退火对cu层造成的不良影响，较理想的是在400℃以下进行金属焊垫41、38的退火。由此，较理想的是，本实施方式的绝缘膜14b的厚度通过400℃以下的退火而减少大于9％且25％以下的量。这种绝缘膜14b例如可通过使用psz形成绝缘膜14b来实现。此情况对于绝缘膜13b也一样。
[0097]
本实施方式的层间绝缘膜14较理想的是不仅包含使用psz等形成的绝缘膜14b，还包含使用dteos等形成的绝缘膜14a。理由如下，在衬底15上刚形成psz膜之后，psz膜便立即具有接近液体的性质，而难以对psz膜进行加工(例如cmp)。
[0098]
图11～图15是表示第1实施方式的半导体装置的制造方法的详情的剖视图。图11(a)～图15(b)表示图10(a)～图10(c)所示的方法的详情。
[0099]
图11(a)中示出了电路区域2(电路晶圆w2)的一部分。当形成电路区域2时，在衬底15的上方形成绝缘膜14a1，在绝缘膜14a1内形成介层插塞37，在绝缘膜14a1及介层插塞37上形成绝缘膜14a2(图11(a))。绝缘膜14a1、14a2是绝缘膜14a的一部分，例如使用dteos作为原料气体并通过cvd(chemical vapor deposition，化学气相沉积)而形成。
[0100]
接下来，通过光刻法及rie(reactive ion etching，反应性离子蚀刻)，在绝缘膜14a2内形成凹部h1(图11(b))。接下来，在凹部h1内形成绝缘膜14b(图12(a))。绝缘膜14b例如是使用psz通过涂布法而形成。本实施方式的绝缘膜14b例如可以形成为具有图5(c)及图6(a)所示的平面形状，也可以形成为具有图6(b)所示的平面形状。
[0101]
接下来，在绝缘膜14a2、14b上形成绝缘膜14a3(图12(b))。绝缘膜14a3是绝缘膜14a的一部分，例如是使用dteos通过cvd而形成。接下来，通过光刻法及rie，在绝缘膜14a2、14a3内形成凹部h2(图13(a))。其结果为，介层插塞37的上表面露出在凹部h2内。凹部h2被用作供嵌埋金属焊垫38的焊垫槽。
[0102]
接下来，在介层插塞37及绝缘膜14a1、14a2、14a3上形成障壁金属层38a(图13(b))。障壁金属层38a例如为包含ti元素或ta元素的金属层，通过cvd而形成。
[0103]
接下来，在介层插塞37及绝缘膜14a1、14a2、14a3上，隔着障壁金属层38a而形成焊垫材料层38b(图14(a))。焊垫材料层38b例如为cu层，通过镀覆法而形成。
[0104]
接下来，通过cmp使焊垫材料层38b的表面平坦化(图14(b))。其结果为，凹部h2外的障壁金属层38a及焊垫材料层38b被去除，在凹部h2内形成金属焊垫38。本实施方式的金属焊垫38形成在与绝缘膜14a1、14a2、14a3相接但不与绝缘膜14b相接的位置。图14(b)中，绝缘膜14b的厚度比金属焊垫38的厚度薄，整个绝缘膜13b位于与金属焊垫38的一部分相同的高度。
[0105]
图15(a)中示出了阵列区域1(阵列晶圆w1)的一部分。图15(a)所示的阵列区域1与电路区域2同样，是通过图11(a)～图14(b)所示的步骤而形成。其中，衬底16、绝缘膜13a内的绝缘膜13a1、13a2、13a3、绝缘膜13b、介层插塞42、障壁金属层41a、焊垫材料层41b等分别与衬底15、绝缘膜14a内的绝缘膜14a1、14a2、14a3、绝缘膜14b、介层插塞37、障壁金属层
38a、焊垫材料层38b等同样地被处理。
[0106]
接下来，以金属焊垫41配置在金属焊垫38上且绝缘膜13a1(层间绝缘膜13)配置在绝缘膜14a1(层间绝缘膜14)上的方式，将衬底15与衬底16贴合(图15(b))。具体来说，通过利用机械压力将层间绝缘膜14与层间绝缘膜13贴合，而将层间绝缘膜14与层间绝缘膜13粘接。进而，通过对金属焊垫38、41及层间绝缘膜14、13等进行退火，而将金属焊垫41与金属焊垫38接合。在所述退火时，绝缘膜14b、13b会收缩，由此可促进金属焊垫38、41的接合。
[0107]
然后，通过cmp使衬底15薄膜化，并通过cmp去除衬底16之后，将阵列晶圆w1及电路晶圆w2(参照图4)切断成多个芯片。以此方式来制造图5等所示的本实施方式的半导体装置。
[0108]
此外，利用图11(a)～图15(b)所示的方法形成的绝缘膜14b、13b也可以具有本实施方式的第1～第3变化例中的任一种形状。绝缘膜14b的形状可通过调整凹部h1的形状来控制。同样，绝缘膜13b的形状也可以通过调整与凹部h1对应的凹部的形状来控制。
[0109]
如上所述，本实施方式的半导体装置具备不仅包含绝缘膜14a还包含绝缘膜14b的层间绝缘膜14、以及不仅包含绝缘膜13a还包含绝缘膜13b的层间绝缘膜14。绝缘膜14a、13a例如使用dteos而形成。绝缘膜14b、13b例如使用psz而形成。由此，根据本实施方式，可利用绝缘膜14b、13b的作用来将金属焊垫38与金属焊垫41恰当地接合。
[0110]
(第2实施方式)图16是表示第2实施方式的半导体装置的构造的剖视图。
[0111]
图16与图5(a)同样，是表示图1所示的多对金属焊垫38、41的其中1对的纵剖视图。图16中，金属焊垫38在层间绝缘膜14内设置在介层插塞37上，金属焊垫41在层间绝缘膜13内设置在介层插塞42下。进而，介层插塞37在层间绝缘膜14内设置在配线层36上，介层插塞42在层间绝缘膜13内设置在配线层43下。
[0112]
以下，对图16所示的金属焊垫38、41及层间绝缘膜14、13进行更详细的说明。在该说明中，针对与图5(a)所示的金属焊垫38、41及层间绝缘膜14、13共通的事项，适当地省略说明。
[0113]
如图16所示，本实施方式的层间绝缘膜14包含多个绝缘膜14a、绝缘膜14c及绝缘膜14d。各绝缘膜14a例如为使用dteos而形成的sio2膜。绝缘膜14c设置在介层插塞37的横向，且被夹在2个绝缘膜14a之间。绝缘膜14c例如为sicn膜(碳氮化硅膜)。绝缘膜14d设置在配线层36的上表面，且被夹在2个绝缘膜14a之间。绝缘膜14d例如为sin膜。
[0114]
同样，本实施方式的层间绝缘膜13包含多个绝缘膜13a、绝缘膜13c及绝缘膜13d。各绝缘膜13a例如为使用dteos而形成的sio2膜。绝缘膜13c设置在介层插塞42的横向，且被夹在2个绝缘膜13a之间。绝缘膜13c例如为sicn膜。绝缘膜13d设置在配线层43的下表面，且被夹在2个绝缘膜13a之间。绝缘膜13d例如为sin膜。
[0115]
本实施方式的半导体装置还具备设置在最上位的绝缘膜14a内的金属层39。金属层39位于介层插塞37的横向，与介层插塞37相接。另外，金属层39位于金属焊垫38的下方向及配线层36的上方向，与金属焊垫38及配线层36均不相接。也就是说，金属层39与金属焊垫38及配线层36隔开间隔而配置。本实施方式的金属层39具有包围介层插塞37的环状的平面形状。金属层39是第1层及第1金属层的例子。
[0116]
在本实施方式中，金属层39的厚度比介层插塞37的厚度薄，所以，整个金属层39位于与介层插塞37的一部分相同的高度。因此，金属层39的上表面位于比介层插塞37的上表
面更低的高度，金属层39的下表面位于比介层插塞37的下表面更高的高度。另外，本实施方式的金属层39的厚度比金属焊垫38的厚度薄，例如为金属焊垫38的厚度的5％以上且30％以下。在用t3表示金属焊垫38的厚度，用t4表示金属层39的厚度的情况下，t3
×
0.05≦t4≦t3
×
0.30的关系成立。
[0117]
本实施方式的金属层39具有比金属焊垫38的焊垫材料层38b的线膨胀系数大的线膨胀系数。由此，在制造半导体装置时的热步骤中，金属层39的热膨胀率变得比焊垫材料层38b的热膨胀率大。在制造本实施方式的半导体装置时，如下所述，可利用金属层39的这种性质来将金属焊垫38与金属焊垫41恰当地接合。例如，焊垫材料层38b为cu(铜)层，金属层39为al(铝)层或zn(锌)层。在相同温度下，铝或锌具有比铜大的线膨胀系数。例如，20℃下的铜、铝及锌的线膨胀系数分别为16.5
×
10-6
/℃、23.1
×
10-6
/℃及30.2
×
10-6
/℃。此外，关于线膨胀系数的更详细的说明将在下文叙述。
[0118]
本实施方式的半导体装置还具备设置在最下位的绝缘膜13a内的金属层48。金属层48位于介层插塞42的横向，与介层插塞42相接。另外，金属层48位于金属焊垫41的上方向及配线层43的下方向，与金属焊垫41及配线层43均不相接。也就是说，金属层48与金属焊垫41及配线层43隔开间隔而配置。本实施方式的金属层48具有包围介层插塞42的环状的平面形状。金属层48是第2层及第2金属层的例子。
[0119]
在本实施方式中，金属层48的厚度比介层插塞42的厚度薄，所以，整个金属层48位于与介层插塞42的一部分相同的高度。因此，金属层48的下表面位于比介层插塞42的下表面更高的高度，金属层48的上表面位于比介层插塞42的上表面更低的高度。另外，本实施方式的金属层48的厚度比金属焊垫41的厚度薄，例如为金属焊垫41的厚度的5％以上且30％以下。
[0120]
本实施方式的金属层48具有比金属焊垫41的焊垫材料层41b的线膨胀系数大的线膨胀系数。由此，在制造半导体装置时的热步骤中，金属层48的热膨胀率变得大于焊垫材料层41b的热膨胀率。在制造本实施方式的半导体装置时，如下所述，可利用金属层48的这种性质来将金属焊垫38与金属焊垫41恰当地接合。例如，焊垫材料层41b为cu层，金属层48为al层或zn层。
[0121]
此外，本实施方式的半导体装置可以代替金属层39，而具备具有比焊垫材料层38b大的线膨胀系数的非金属层，也可以代替金属层48，而具备具有比焊垫材料层41b大的线膨胀系数的非金属层。在此情况下，可利用所述非金属层的这种性质来将金属焊垫38与金属焊垫41恰当地接合。所述非金属层可由无机物形成，也可由有机物形成。
[0122]
图17是表示第2实施方式的第1变化例的半导体装置的构造的剖视图。
[0123]
本变化例的金属层39不仅与介层插塞37相接，还与金属焊垫39相接。同样，本变化例的金属层48不仅与介层插塞42相接，还与金属焊垫41相接。根据本变化例，可与第2实施方式同样地，利用金属层39、48大幅膨胀这一性质来将金属焊垫38与金属焊垫41恰当地接合。
[0124]
图18是表示第2实施方式的第2变化例的半导体装置的构造的剖视图。
[0125]
本变化例的金属层39以与介层插塞37分离的状态呈环状包围介层插塞37，且不与介层插塞37相接。同样，本变化例的金属层48以与介层插塞42分离的状态呈环状包围介层插塞42，且不与介层插塞42相接。根据本变化例，可与第2实施方式同样地，利用金属层39、
48大幅膨胀这一性质来将金属焊垫38与金属焊垫41恰当地接合。
[0126]
图19是表示第2实施方式的第3变化例的半导体装置的构造的剖视图。
[0127]
本变化例的半导体装置具备具有与第1实施方式的金属层39相同形状的金属层39，但不具备金属层48。根据本变化例，可利用金属层39大幅膨胀这一性质来将金属焊垫38与金属焊垫41恰当地接合。
[0128]
图20是表示第2实施方式的第4变化例的半导体装置的构造的剖视图。
[0129]
本变化例的半导体装置具备具有与第1实施方式的金属层48相同形状的金属层48，但不具备金属层39。根据本变化例，可利用金属层48大幅膨胀这一性质来将金属焊垫38与金属焊垫41恰当地接合。
[0130]
图21是表示第2实施方式的半导体装置的制造方法的概况的剖视图。图21(a)～图21(c)表示图3及图4所示的方法的详情。
[0131]
图21(a)与图10(a)同样，示出了与电路区域2(电路晶圆w2)贴合之前的阵列区域1(阵列晶圆w1)。图21(a)中，同样地，金属焊垫38的上表面相对于层间绝缘膜14的上表面向下方向凹陷，金属焊垫41的下表面相对于层间绝缘膜13的下表面向上方向凹陷。即使将阵列区域1与电路区域2贴合，仍会担心因所述凹陷而导致无法将金属焊垫41与金属焊垫38恰当地接合。
[0132]
图21(b)与图10(b)同样，示出了与电路区域2贴合后且进行用于将金属焊垫38、41接合的退火之前的阵列区域1。图21(b)中，同样地，因所述凹陷而导致金属焊垫41与金属焊垫38之间产生了间隙。如果不消除该间隙，则会担心产生金属焊垫41与金属焊垫38的接合不良。
[0133]
图21(c)与图10(c)同样，示出了与电路区域2贴合后且进行了用于将金属焊垫38、41接合的退火之后的阵列区域1。图21(c)中，同样地，金属焊垫41与金属焊垫38之间的间隙已消除，金属焊垫41与金属焊垫38恰当地接合。此现象缘于因退火引起的金属焊垫41、38的热膨胀、以及因退火而体现出来的金属层39、48的作用。
[0134]
在此，对本实施方式的金属层39、48的作用进行说明。
[0135]
本实施方式的金属焊垫38、41内的焊垫材料层38b、41b例如为cu层。另一方面，本实施方式的金属层39、48例如为al层或zn层。因此，金属层39、48的线膨胀系数变得大于焊垫材料层38b、41b的线膨胀系数。其结果为，在金属焊垫38、41及金属层39、41经退火的情况下，金属层39、48的热膨胀率变得大于焊垫材料层38b、41b的热膨胀率，金属层39、48大幅膨胀。由此，从金属层39、48对金属焊垫41、38施加压缩应力，金属焊垫41与金属焊垫38容易接近。由此，根据本实施方式，通过金属焊垫41、38的热膨胀、以及金属层39、48的进一步热膨胀，可将金属焊垫41与金属焊垫38恰当地接合。为了抑制退火对cu层造成的不良影响，较理想的是在400℃以下进行本实施方式的金属焊垫41、38的退火。
[0136]
图22～图27是表示第2实施方式的半导体装置的制造方法的详情的剖视图。图22(a)～图27(b)表示图21(a)～图21(c)所示的方法的详情。
[0137]
图22(a)中示出了电路区域2(电路晶圆w2)的一部分。当形成电路区域2时，在衬底15的上方形成绝缘膜14a4(图21(a))。绝缘膜14a4是绝缘膜14a的一部分，例如是使用dteos作为原料气体并通过cvd而形成。此外，在以下说明中，省略层间绝缘膜14内的绝缘膜14c、14d(图16)的说明。
[0138]
接下来，通过光刻法及rie，在绝缘膜14a4内形成凹部h3(图22(b))。接下来，在凹部h3内形成金属层39(图23(a))。金属层39例如为al层或zn层。本实施方式的金属层39是通过利用cvd在凹部h3的内部及外部堆积金属层39，并利用cmp去除凹部h3外部的金属层39而形成。
[0139]
接下来，在绝缘膜14a4及金属层39上形成绝缘膜14a5(图23(b))。绝缘膜14a5是绝缘膜14a的一部分，例如使用dteos通过cvd而形成。
[0140]
接下来，通过光刻法及rie，在绝缘膜14a4、14a5及金属层39内形成凹部h4(图24(a))。其结果为，未图示的配线层36的上表面露出在凹部h4内。凹部h4以贯通金属层39的方式形成，被用作供嵌埋介层插塞37的导孔。
[0141]
接下来，在未图示的配线层36及绝缘膜14a5上形成介层插塞37的材料(图24(b))。该材料可与金属插塞38的材料相同，也可与金属插塞38的材料不同。前者的情况下，介层插塞37例如以包含cu层的方式形成。后者的情况下，介层插塞37例如以包含w(钨)层的方式形成。接下来，通过cmp使该材料的表面平坦化(图25(a))。其结果为，凹部h4外的该材料被去除，在凹部h4内通过单层金属镶嵌而形成介层插塞37。图25(a)中，介层插塞37与金属层39相接，被金属层39呈环状包围。进而，图25(a)中，金属层39的厚度比介层插塞37的厚度薄，整个金属层39位于与介层插塞37的一部分相同的高度。
[0142]
接下来，在绝缘膜14a5及介层插塞37上形成绝缘膜14a6(图25(b))。绝缘膜14a6是绝缘膜14a的一部分，例如使用dteos通过cvd而形成。接下来，通过光刻法及rie，在绝缘膜14a6内形成凹部h5(图26(a))。其结果为，介层插塞37的上表面露出在凹部h5内。凹部h5被用作供嵌埋金属焊垫38的焊垫槽。
[0143]
接下来，在介层插塞37及绝缘膜14a5、14a6上形成障壁金属层38a(图26(b))。障壁金属层38a例如为包含ti元素或ta元素的金属层，通过cvd而形成。
[0144]
接下来，在介层插塞37及绝缘膜14a5、14a6上隔着障壁金属层38a而形成焊垫材料层38b(图27(a))。焊垫材料层38b例如为cu层，通过镀覆法而形成。
[0145]
接下来，通过cmp使焊垫材料层38b的表面平坦化(图27(b))。其结果为，凹部h5外的障壁金属层38a及焊垫材料层38b被去除，在凹部h5内通过单层金属镶嵌而形成金属焊垫38。本实施方式的金属焊垫38形成在与介层插塞37相接但不与金属层39相接的位置。
[0146]
图28(a)中示出了阵列区域1(阵列晶圆w1)的一部分。图28(a)所示的阵列区域1与电路区域2同样，是通过图22(a)～图27(b)所示的步骤而形成。其中，衬底16、绝缘膜13a内的绝缘膜13a4、13a5、13a6、介层插塞42、障壁金属层41a、焊垫材料层41b、金属层48等分别与衬底15、绝缘膜14a内的绝缘膜14a1、14a2、14a3、绝缘膜14b、介层插塞37、障壁金属层38a、焊垫材料层38b、金属层39等同样地被处理。此外，图28(a)中，省略了层间绝缘膜13内的绝缘膜13c、13d(图16)的图示。
[0147]
接下来，以金属焊垫41配置在金属焊垫38上且绝缘膜13a1(层间绝缘膜13)配置在绝缘膜14a1(层间绝缘膜14)上的方式，将衬底15与衬底16贴合(图28(b))。具体来说，通过利用机械压力将层间绝缘膜14与层间绝缘膜13贴合，而将层间绝缘膜14与层间绝缘膜13粘接。进而，通过对金属焊垫38、41及层间绝缘膜14、13等进行退火，而将金属焊垫41与金属焊垫38接合。在所述退火时，金属层39、48会膨胀，由此可促进金属焊垫38、41的接合。
[0148]
然后，通过cmp使衬底15薄膜化，并通过cmp去除衬底16之后，将阵列晶圆w1及电路
晶圆w2(参照图4)切断成多个芯片。以此方式来制造图21等所示的本实施方式的半导体装置。
[0149]
此外，利用图22(a)～图28(b)所示的方法形成的金属层39、48也可以具有本实施方式的第1～第4变化例中的任一种形状。金属层39的形状可通过调整凹部h3的形状来控制。同样，金属层38的形状也可以通过调整与凹部h3对应的凹部的形状来控制。
[0150]
图29～图32是表示第2实施方式的半导体装置的另一制造方法的详情的剖视图。
[0151]
首先，实施图22(a)～图25(b)所示的步骤。但是，省略了与介层插塞37相关的步骤(图23(a)～图25(a))。图29(a)中示出了实施图25(b)所示的步骤之后的电路区域2(电路晶圆w2)。
[0152]
接下来，通过光刻法及rie，在绝缘膜14a6内形成凹部h5(图29(b))。接下来，通过光刻法及rie，在位于凹部h5下的绝缘膜14a5、14a4及金属层39内形成凹部h4(图30(a))。其结果为，未图示的配线层36的上表面露出在凹部h4内。
[0153]
接下来，在未图示的配线层36及绝缘膜14a5、14a6上形成障壁金属层38a(图30(b))。障壁金属层38a例如为包含ti元素或ta元素的金属层，通过cvd而形成。
[0154]
接下来，在未图示的配线层36及绝缘膜14a5、14a6上隔着障壁金属层38a而形成焊垫材料层38b(图31(a))。焊垫材料层38b例如为cu层，通过镀覆法而形成。
[0155]
接下来，通过cmp使焊垫材料层38b的表面平坦化(图31(b))。其结果为，凹部h5、h4外的障壁金属层38a及焊垫材料层38b被去除，在凹部h5、h4内通过双道金属镶嵌分别形成金属焊垫38及介层插塞37。此情况下的介层插塞37与金属焊垫38同样，是由障壁金属层38a及焊垫材料层38b形成。
[0156]
图32(a)中示出了阵列区域1(阵列晶圆w1)的一部分。图32(a)所示的阵列区域1与电路区域2同样，是通过图29(a)～图31(b)所示的步骤而形成。其中，衬底16、绝缘膜13a内的绝缘膜13a4、13a5、13a6、介层插塞42、障壁金属层41a、焊垫材料层41b、金属层48等分别与衬底15、绝缘膜14a内的绝缘膜14a1、14a2、14a3、绝缘膜14b、介层插塞37、障壁金属层38a、焊垫材料层38b、金属层39等同样地被处理。
[0157]
接下来，以金属焊垫41配置在金属焊垫38上且绝缘膜13a1(层间绝缘膜13)配置在绝缘膜14a1(层间绝缘膜14)上的方式，将衬底15与衬底16贴合(图32(b))。具体来说，通过利用机械压力将层间绝缘膜14与层间绝缘膜13贴合，而将层间绝缘膜14与层间绝缘膜13粘接。进而，通过对金属焊垫38、41及层间绝缘膜14、13等进行退火，而将金属焊垫41与金属焊垫38接合。在所述退火时，金属层39、48会膨胀，由此能够促进金属焊垫38、41的接合。
[0158]
然后，通过cmp使衬底15薄膜化，并通过cmp去除衬底16之后，将阵列晶圆w1及电路晶圆w2(参照图4)切断成多个芯片。以此方式来制造图21等所示的本实施方式的半导体装置。
[0159]
此外，利用图29(a)～图32(b)所示的方法形成的金属层39、48也可以具有本实施方式的第1～第4变化例中的任一种形状。金属层39的形状可通过调整凹部h3的形状来控制。同样，金属层38的形状也可以通过调整与凹部h3对应的凹部的形状来控制。
[0160]
图33是用来对第2实施方式的半导体装置的材料进行说明的曲线图。
[0161]
图33表示硅(si)、铜(cu)、铝(al)及锌(zn)的线膨胀系数的温度相关性。如图33所示，相同温度下的所述物质的线膨胀系数在图33所示的大致所有温度区域中，按zn＞al＞
cu＞si的顺序变大。由此，在本实施方式中，通过将金属焊垫38、41内的焊垫材料层38b、41b设为cu层，将金属层39、48设为al层或zn层，可使金属层39、48的线膨胀系数大于金属焊垫38、41内的焊垫材料层38b、41b的线膨胀系数。
[0162]
如上所述，本实施方式的半导体装置在电路区域2内具备金属层39，在阵列区域1内具备金属层48。例如，金属焊垫38、41包含cu层，与此相对，金属层39、48成为al层或zn层。由此，根据本实施方式，可通过金属层39、48的作用来将金属焊垫38与金属焊垫41恰当地接合。
[0163]
以上，对几个实施方式进行了说明，但所述实施方式仅作为例子提出，并不意图限定发明的范围。本说明书中所说明的新颖的装置及方法可以其它各种方式加以实施。另外，可在不脱离发明主旨的范围内对本说明书中所说明的装置及方法的形态进行各种省略、替换、变更。随附的权利要求书及与其同等的范围意图包含发明范围或主旨中所含的这种形态或变化例。