半导体器件及其制程方法与流程

1.本技术涉及半导体制造技术领域，特别是涉及一种半导体器件及其制程方法。


背景技术：

2.随着半导体技术的不断发展，半导体器件，例如互补金属氧化物半导体器件(complementary metal oxide semiconductor，cmos)，得到了广泛应用。
3.目前，在cmos器件的制造过程中，为了保证集成电路在较小的工作电压下能够保持较好的性能，一般将应力施加于mos晶体管上，从而引起晶格应变，以提高载流子(电子或者空穴)的迁移率。然而，由于现有cmos器件的制造过程中，其应力膜通过mos晶体管两侧的介质侧墙施加应力于mos晶体管，导致施加于mos晶体管上的有效应力较低。


技术实现要素：

4.本技术实施例提供的半导体器件及其制程方法，旨在解决现有的半导体器件的制程方法，其施加于mos晶体管上的有效应力较低的问题。
5.为解决上述技术问题，本技术采用的一个技术方案是：提供一种半导体器件的制程方法。该制程方法包括：提供半导体衬底；在半导体衬底上形成栅极；在半导体衬底上形成应力膜层，对应力膜层进行退火处理，并去除应力膜层；在去除应力膜层后的栅极两侧的半导体衬底中分别形成轻掺杂区域。
6.其中，所述半导体器件为mos器件，响应于所述半导体器件为nmos器件，所述应力膜层为拉应力膜层；响应于所述半导体器件为pmos器件，所述应力膜层为压应力膜层。
7.其中，所述半导体器件为cmos器件，提供的所述半导体衬底包括第一类型阱区和第二类型阱区；其中，在所述半导体衬底上形成应力膜层，对所述应力膜层进行退火处理，并去除所述应力膜层的步骤，包括：在所述半导体衬底上形成所述应力膜层，对所述第一类型阱区和/或所述第二类型阱区对应的所述应力膜层进行退火处理，并去除所述应力膜层。
8.其中，在所述半导体衬底上形成所述应力膜层，对所述第一类型阱区和/或所述第二类型阱区对应的所述应力膜层进行退火处理，并去除所述应力膜层的步骤，包括：在所述半导体衬底上形成所述应力膜层并进行固化，其中，所述应力膜层包裹所述第一类型阱区对应的第一类型栅极和所述第二类型阱区对应的第二类型栅极；去除所述第二类型阱区上的所述应力膜层；对所述第一类型阱区上残留的所述应力膜层进行退火处理，并去除残留的所述应力膜层；其中，所述第一类型阱区用于形成nmos器件，所述应力膜层为拉应力膜层。
9.其中，在所述半导体衬底上形成所述应力膜层并对所述第一类型阱区和/或所述第二类型阱区对应的所述应力膜层进行退火处理的步骤，包括：在所述半导体衬底上形成所述应力膜层并进行固化，其中，所述应力膜层包裹所述第一类型阱区对应的第一类型栅极和所述第二类型阱区对应的第二类型栅极；去除所述第一类型阱区上的所述应力膜层；对所述第二类型阱区上残留的所述应力膜层进行退火处理，并去除残留的所述应力膜层；
其中，所述第二类型阱区用于形成pmos器件，所述应力膜层为压应力膜层。
10.其中，在所述半导体衬底上形成所述应力膜层并对所述第一类型阱区和/或所述第二类型阱区对应的所述应力膜层进行退火处理的步骤，包括：在所述半导体衬底上形成第一应力膜层并进行固化，其中，所述第一应力膜层覆盖所述第一类型阱区对应的第一类型栅极和所述第二类型阱区对应的第二类型栅极；去除所述第二类型阱区上的所述第一应力膜层；对所述第一类型阱区上残留的所述第一应力膜层进行退火处理，并去除残留的所述第一应力膜层；在所述半导体衬底上形成第二应力膜层并进行固化，其中，所述第二应力膜层覆盖所述第一类型阱区对应的所述第一类型栅极和所述第二类型阱区对应的所述第二类型栅极；去除所述第一类型阱区上的所述第二应力膜层；对所述第二类型阱区上残留的所述第二应力膜层进行退火处理，并去除残留的所述第二应力膜层；其中，所述第一类型阱区用于形成nmos器件，所述第二类型阱区用于形成pmos器件，所述第一应力膜层为拉应力膜层，所述第二应力膜层为压应力膜层。
11.其中，在去除所述应力膜层后的所述栅极两侧的所述半导体衬底中分别形成轻掺杂区域的步骤，包括：在所述第一类型阱区对应的第一类型栅极两侧的所述半导体衬底中分别形成第一轻掺杂区域；在所述第二类型阱区对应的第二类型栅极两侧的所述半导体衬底中分别形成第二轻掺杂区域。
12.其中，在去除所述应力膜层后的所述栅极两侧的所述半导体衬底中分别形成轻掺杂区域的步骤之后，还包括：在所述第一类型栅极两侧分别形成第一介质侧墙，在所述第二类型栅极两侧分别形成第二介质侧墙；以所述第一类型栅极和所述第一介质侧墙为掩膜对所述半导体衬底中的所述第一轻掺杂区域进行离子注入，以分别形成第一源极区域和第一漏极区域；以所述第二类型栅极和所述第二介质侧墙为掩膜对所述半导体衬底中的所述第二轻掺杂区域进行离子注入，以分别形成第二源极区域和第二漏极区域。
13.其中，进一步包括：对所述第一源极区域、所述第一漏极区域、所述第二源极区域和所述第二漏极区域进行退火处理。
14.其中，在去除所述应力膜层后的所述栅极两侧的所述半导体衬底中分别形成轻掺杂区域的步骤之后，还包括：在所述栅极两侧分别形成介质侧墙；以所述栅极和所述介质侧墙为掩膜对所述半导体衬底中的所述轻掺杂区域进行离子注入，以分别形成源极区域和漏极区域；对所述源极区域、所述漏极区域进行退火处理。
15.为解决上述技术问题，本技术采用的另一个技术方案是：提供一种半导体器件。该半导体器件包括：采用上述所涉及的半导体器件的制备方法所制得。
16.本技术的有益效果是：区别于现有技术，本技术实施例提供的半导体器件的制程方法，通过在轻掺杂区域及介质侧墙形成之前形成应力膜层，并对应力膜层进行退火处理，由于在尚未形成介质侧墙时形成应力膜层，从而能够使应力膜层更接近沟道区，更高效地将应变施加到沟道区，进而能够大大提高沟道区域的有效应力，提高了载流子的迁移率；另外，由于在形成轻掺杂区域之前，对形成的应力膜层进行了退火处理，有效避免了应力膜层的热处理对后续形成的轻掺杂区域造成的影响。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
18.图1是本技术一实施例提供的半导体器件的制程方法的流程图；
19.图2-12是本技术实施例所示的半导体器件的制程方法的具体流程的结构示意图；
20.图13是本技术另一实施例提供的半导体器件的制程方法的流程图；
21.图14为形成第一介质侧墙和第二介质侧墙的结构示意图；
22.图15为形成第一源/漏极区域和第二源/漏极区域的结构示意图。
具体实施方式
23.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
24.本技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
25.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
26.下面结合附图和实施例对本技术进行详细的说明。
27.请参阅图1，图1是本技术一实施例提供的半导体器件的制程方法的流程图。在本实施例中，半导体器件可以是cmos器件，本技术以cmos器件为例来进行介绍，当然，本领域技术人员可以理解的是，本技术的半导体器件也可以为其它的半导体器件，例如mos器件中的nmos器件或者pmos器件等等。本技术的半导体器件的制程方法，能够尽可能地将应力施加于cmos器件的沟道区域，以提高器件的载流子的迁移率。该制程方法具体包括：
28.步骤s1：提供半导体衬底。
29.具体地，请参见图2，图2为本技术一实施例提供的半导体衬底的结构示意图。如图2所示，半导体衬底11可以为硅衬底，且半导体衬底11中形成有第一类型阱区111和第二类型阱区112，其中，第一类型阱区111可以为p型阱区(p-well)，以用来形成nmos；第二类型阱区112可以为n型阱区(n-well)，以用来形成pmos。
30.此外，本领域技术人员可以理解的是，半导体衬底11中还可以形成有隔离结构(图未标示)，以隔离第一类型阱区111和第二类型阱区112；另，半导体衬底11上还可以形成有垫氧层，其可以是半导体衬底11的表面氧化生长的一层氧化硅层，以捕获硅半导体衬底11表面的缺陷。
31.步骤s2：在半导体衬底上形成栅极。
32.具体地，图3-4绘示了本技术一实施例在半导体衬底上形成栅极的结构示意图。在本实施例中，步骤s2具体包括：
33.步骤s21：在半导体衬底上形成栅极材料层。
34.具体地，如图3所示，图3为在半导体衬底上形成栅极材料层的结构示意图。可在半导体衬底11的表面沉积栅极材料以形成栅极材料层12。其中，栅极材料层12可以是多晶硅或金属材质。
35.步骤s22：图案化栅极材料层以形成栅极。
36.如图4所示，图4为图案化栅极材料层后的结构示意图。栅极材料层可经过光阻涂覆、曝光显影、刻蚀等步骤而被图案化，从而在半导体衬底11的第一类型阱区111形成第一类型栅极121，在半导体衬底11的第二类型阱区112形成第二类型栅极122。在本实施例中，栅极材料层12可以采用干法刻蚀的方式来进行图案化。
37.步骤s3：在半导体衬底上形成应力膜层，对应力膜层进行退火处理，并去除应力膜层。
38.施加在半导体衬底11上的应力膜层是为了使半导体衬底11的沟道区域记忆住应力膜层施加在其身上的应力，从而可以影响改善载流子的迁移率。应力膜层包括拉应力膜层和压应力膜层，其中，拉应力膜层提供给沟道区域的应力为拉应力，压应力膜层提供给沟道区域的应力为压应力。根据半导体器件类型的不同，则其需要的应力类型也不同，例如，对于nmos器件而言，需要拉应力膜层，以改善其沟道区域的载流子的迁移率；而对于pmos器件而言，需要压应力膜层，以改善其沟道区域的载流子的迁移率。拉应力膜层和压应力膜层的材质可以都为氮化硅，其可以采用化学气相沉积(pecvd)的方式，通过改变温度，反应气体(sih4/nh3)的气体流量比和反应压力而制得拉应力膜层或者压应力膜层，特别是温度和反应气体流量比，对制得的应力膜层的应力类型影响比较大。一般，高温下，应力趋向于拉应力；低温，应力趋向于压应力；反应气体流量比增大，应力趋向于压应力；反应气体流量比减小，应力趋向于拉应力。
39.在一具体实施方式中，参见图5-7，绘示了本技术一实施例施加应力于nmos上的结构示意图。具体地，第一类型阱区111用于形成nmos器件，该实施方式所对应的应力膜层13a为拉应力膜层13a。步骤s3具体包括：
40.步骤s31a：在半导体衬底上形成应力膜层并进行固化。
41.具体地，如图5所示，图5为本技术一实施方式在半导体衬底上形成应力膜层的结构示意图；其中，可在半导体衬底11上生长一层拉应力膜层13a，并采用紫外线照射的方式来对拉应力膜层13a进行处理，以打断硅氢键，形成硅氮键，进一步提高应力。其中，应力膜层13a包裹第一类型阱区111对应的第一类型栅极121和第二类型阱区112对应的第二类型栅极122。拉应力膜层13a可为氮化硅。
42.步骤s32a：去除第二类型阱区上的应力膜层。
43.具体地，请参见图6，图6为本技术一实施方式去除第二类型阱区上的应力膜层的结构示意图。可采用干法刻蚀的方法去除第二类型阱区112上的拉应力膜层13a。当然，也可采用激光切割、物理切除等方式去除第二类型阱区112上的拉应力膜层13a。
44.步骤s33a：对第一类型阱区上残留的应力膜层进行退火处理，并去除残留的应力膜层。
45.具体地。请参见图6-7，图7为本技术一实施方式去除残留的应力膜层的结构示意图。其中，如图6所示，通过对残留的拉应力膜层13a进行退火处理，能够尽可能地将应力施加于第一类型栅极121与衬底之间的区域中，即后续形成的沟道区域中，在去除残留的拉应力膜层13a后，沟道区域的至少部分还记忆保留有拉应力膜层13a施加的应力作用，从而提升了nmos器件的沟道区域载流子的迁移率，进而提升了nmos的性能。
46.其中，步骤s31a-s33a的具体实施过程与现有技术中形成应力膜层并固化，以及对应力膜层进行退火处理的具体实施过程相同或相似，具体可参见现有技术。
47.本实施方式提供的施加应力于栅极的方法，通过去除第二类型阱区112上的拉应力膜层13a，然后仅对第一类型阱区111上的拉应力膜层13a进行退火处理，因此，拉应力膜层13a仅仅作用于衬底11的第一类型阱区111，因此其提升了nmos器件的沟道区域载流子的迁移率，提升了nmos的性能；且能够避免拉应力膜层13a施加的应力对pmos的性能造成损伤。
48.本实施例的步骤s3是在对形成轻掺杂区域(lightly doped drain，ldd)和介质侧墙的步骤之前，因此，如图6所示，拉应力膜层13a会尽可能地接近后续形成的沟道区域，在进行退火处理后，后续形成的沟道区域的至少部分记忆保留拉应力膜层13a施加的拉应力作用，更高效地将应变施加到沟道区，从而提升nmos器件的沟道载流子的迁移率，提升nmos的性能。
49.此外，由于对拉应力膜层13a的退火处理是在形成轻掺杂区域之前，有效避免了拉应力膜层13a的热处理对后续形成的轻掺杂区域造成影响，后续的步骤按照现有的cmos器件的制程步骤进行即可。
50.在另一具体实施方式中，参见图8至图10，绘示了本技术另一实施例施加应力于pmos上的结构示意图。具体地，第二类型阱区112用于形成pmos器件，该实施方式所对应的应力膜层13b为压应力膜层13b。步骤s3具体包括：
51.步骤s31b：在半导体衬底上形成应力膜层并进行固化。
52.具体地，如图8所示，图8为本技术另一实施方式在半导体衬底上形成应力膜层的结构示意图；其中，可在半导体衬底11上生长一层压应力膜层13b，并采用紫外线照射的方式进行处理，以打断硅氢键，形成硅氮键，进一步提高应力。其中，压应力膜层13b包裹第一类型阱区111对应的第一类型栅极121和第二类型阱区112对应的第二类型栅极122。压应力膜层13b可为氮化硅。
53.步骤s32b：去除第一类型阱区上的应力膜层。
54.具体地，请参见图9，图9为本技术另一实施方式去除第一类型阱区上的应力膜层的结构示意图。该步骤的具体实施过程与步骤s32a相同，在此不再赘述。
55.步骤s33b：对第二类型阱区上残留的应力膜层进行退火处理，并去除残留的应力膜层。
56.具体地，请参见图9-图10，图10为本技术另一实施方式去除残留的应力膜层的结构示意图。该步骤的具体实施过程与步骤s33a相同，在此不再赘述。其中，通过对残留的压应力膜层13b进行退火处理，能够尽可能地将应力施加于第二类型栅极122与衬底之间的区域中，即后续形成的沟道区域中，在去除残留的压应力膜层13b后，沟道区域的至少部分还记忆保留有压应力膜层13b施加的应力作用，从而提升pmos沟道载流子的迁移率，进而提升pmos的性能。
57.本实施方式提供的施加应力于栅极的方法，通过去除第一类型阱区111上的压应力膜层13b，然后仅对第二类型阱区112上的压应力膜层13b进行退火处理，因此，压应力膜层13b仅仅作用于衬底11的第二类型阱区112，因此其提升pmos沟道载流子的迁移率，从而提升pmos的性能；且能够避免压应力膜层13b施加的应力对nmos的性能造成损伤。
58.本实施例的步骤s3是在对形成轻掺杂区域和介质侧墙的步骤之前，因此，如图9所示，压应力膜层13b会尽可能地接近后续形成的沟道区域，在进行退火处理后，后续形成的沟道区域的至少部分，特别是，栅极两侧的介质侧墙下对应的沟道区域的部分，记忆保留压应力膜层13b施加的压应力作用，从而提升pmos器件的沟道载流子的迁移率，提升pmos的性能。
59.此外，由于对压应力膜层13b的退火处理是在形成轻掺杂区域之前，有效避免了压应力膜层13b的热处理对后续形成的轻掺杂区域造成影响，后续的步骤按照现有的cmos器件的制程步骤进行即可。
60.在又一具体实施方式中，本实施方式可以既施加应力于nmos上，又施加应力于pmos上。具体地，可参见图5-图10，步骤s3具体包括：
61.步骤s31c：在半导体衬底上形成第一应力膜层并进行固化。
62.其中，如图5所示，第一应力膜层13a覆盖第一类型阱区111对应的第一类型栅极121和第二类型阱区112对应的第二类型栅极122。其中，第一类型阱区111用于形成nmos器件，第二类型阱区112用于形成pmos器件，第一应力膜层13a为拉应力膜层。该步骤的具体实施过程与步骤s31a相同，在此不再赘述。
63.步骤s32c：去除第二类型阱区上的第一应力膜层。
64.其中，步骤s32c处理之后的产品结构可参见图6。该步骤的具体实施过程与步骤s32a相同，在此不再赘述。
65.步骤s33c：对第一类型阱区上残留的第一应力膜层进行退火处理，并去除残留的第一应力膜层。
66.其中，步骤s33c处理之后的产品结构可参见图7。该步骤的具体实施过程与步骤s33a相同，在此不再赘述。
67.步骤s34c：在半导体衬底上形成第二应力膜层并进行固化。
68.其中，如图8所示，第二应力膜层13b覆盖第一类型阱区111对应的第一类型栅极121和第二类型阱区112对应的第二类型栅极122。第二应力膜层13b为压应力膜层。该步骤的具体实施过程与步骤s31b相同，在此不再赘述。
69.步骤s35c：去除第一类型阱区上的第二应力膜层。
70.其中，步骤s35c处理之后的产品结构可参见图9。该步骤的具体实施过程与步骤s32b相同，在此不再赘述。
71.步骤s36c：对第二类型阱区上残留的第二应力膜层进行退火处理，并去除残留的第二应力膜层。
72.其中，步骤s36c处理之后的产品结构可参见图10。该步骤的具体实施过程与步骤s33b相同，在此不再赘述。当然，本领域技术人员可以理解的是，也可先执行步骤s34c-s36c，然后再执行步骤s31c-s33c。
73.本实施方式提供的施加应力于栅极的方法，通过去除第一类型阱区111上的第一应力膜层13a，然后仅对第二类型阱区112上的第一应力膜层13a进行退火处理，因此，拉应力膜层13a仅仅作用于衬底11的第一类型阱区111，因此其提升nmos沟道载流子的迁移率，从而提升nmos的性能；且能够避免第一应力膜层13a施加的应力对pmos的性能造成损伤；进一步地，通过去除第一类型阱区111上的第二应力膜层13b，然后仅对第二类型阱区112上的第二应力膜层13b进行退火处理，因此，压应力膜层13b仅仅作用于衬底11的第二类型阱区112，因此其提升pmos沟道载流子的迁移率，从而提升pmos的性能；且能够避免第二应力膜层13b施加的应力对nmos的性能造成损伤。
74.步骤s4：在去除应力膜层后的栅极两侧的半导体衬底中分别形成轻掺杂区域。
75.其中，轻掺杂区域是分别形成在栅极下的半导体衬底11中的沟道区域两侧，后续再通过轻掺杂区域的至少部分对半导体衬底11进行重掺杂，从而形成源极区域和漏极区域。在工作时，残留的轻掺杂区域也可承受部分电压，从而防止热电子退化效应。轻掺杂区域的形成方式具体可参见现有n型或者p型ldd的形成工艺。具体地，请参阅图11-12，绘示了在栅极两侧的半导体衬底中分别形成轻掺杂区域的结构示意图；步骤s4具体包括：
76.步骤s41：在第一类型阱区对应的第一类型栅极两侧的半导体衬底中分别形成第一轻掺杂区域。
77.如图11所示，图11为形成第一轻掺杂区域的结构示意图；具体的，可在第二类型阱区112上形成光阻，然后在半导体衬底11的第一类型阱区111注入低能量、浅深度、低掺杂的砷离子注入，以在第一类型阱区111对应的第一类型栅极121两侧的半导体衬底11中分别形成第一轻掺杂区域14a；之后去除光阻。具体工艺流程可参见现有cmos器件中nldd的形成工艺。
78.步骤s42：在第二类型阱区对应的第二类型栅极两侧的半导体衬底中分别形成第二轻掺杂区域。
79.如图12所示，图12为形成第二轻掺杂区域的结构示意图；具体的，可在第一类型阱区111上形成光阻，然后在半导体衬底11的第二类型阱区112注入低能量、浅深度、低掺杂的bf
2+
离子注入，以在第二类型阱区112对应的第二类型栅极122两侧的半导体衬底11中分别形成第二轻掺杂区域14b；之后去除光阻。具体工艺流程可参见现有cmos器件中pldd的形成工艺。
80.本技术提供的半导体器件的制程方法，通过在形成应力膜层后，增加一道退火处理工艺，能够将应力记忆技术制程提到形成轻掺杂区域之前执行，且能够避免对轻掺杂区域造成影响；同时，由于此时介质侧墙尚未形成，应力膜层更接近衬底中的沟道区域，可以更加高效的将应变施加到衬底中的沟道区域，从而进一步提升沟道区域的载流子的迁移率，提升cmos的性能。另外，本领域技术人员熟知，形成轻掺杂区域要求的温度较低，在形成轻掺杂区域和介质侧墙之后形成应力膜层，应力膜层的热处理温度受限于轻掺杂区域要求
温度不能太高；而本技术通过在形成轻掺杂区域之前形成应力膜层，应力膜层的热处理温度不受限制，可以更加有效的发挥应力膜层的应力记忆技术(stress memory technology，smt)的功效。
81.在一实施例中，参见图13，图13是本技术另一实施例提供的半导体器件的制程方法的流程图；步骤s4之后，还包括：
82.步骤s5：在第一类型栅极两侧分别形成第一介质侧墙，在第二类型栅极两侧分别形成第二介质侧墙。
83.具体地，参见图14，图14为形成第一介质侧墙和第二介质侧墙的结构示意图。可采用化学沉积法在半导体衬底11上沉积一层厚度为120-180埃的si3n4，然后刻蚀掉第一类型栅极121和第二类型栅极122背离半导体衬底11一侧表面上的si3n4，并留下第一类型栅极121两侧的si3n4和第二类型栅极122两侧的si3n4，以分别形成第一介质侧墙15a和第二介质侧墙15b；具体实施过程可参见现有介质侧墙的形成工艺，在此不再赘述。
84.步骤s6：以第一类型栅极和第一介质侧墙为掩膜对半导体衬底中的第一轻掺杂区域进行离子注入，以分别形成第一源极区域和第一漏极区域；以第二类型栅极和第二介质侧墙为掩膜对半导体衬底中的第二轻掺杂区域进行离子注入，以分别形成第二源极区域和第二漏极区域。
85.具体地，参见图15，图15为形成第一源/漏极区域和第二源/漏极区域的结构示意图。可在第二类型阱区112上形成光刻胶，然后在半导体衬底11的第一类型阱区111以第一类型栅极121和第一介质侧墙15a为掩膜，注入浅深度、重掺杂的砷离子注入，以形成重掺杂的第一源极区域16a和第一漏极区域17a；之后去除光刻胶。具体工艺流程可参见现有nmos的源/漏区注入，在此不再赘述。然后在第一类型阱区111上形成光刻胶，在半导体衬底11的第二类型阱区112以第二类型栅极122和第二介质侧墙15b为掩膜，注入浅深度、重掺杂的bf
2+
离子注入，以形成重掺杂的第二源极区域16b和第二漏极区域17b；之后去除光刻胶。具体工艺流程可参见现有pmos的源/漏区注入，在此不再赘述。其中，形成第一源/漏区域和第二源/漏区域的先后顺序不做限定。
86.步骤s7：对第一源极区域、第一漏极区域、第二源极区域和第二漏极区域进行退火处理。
87.具体的，采用快速热处理(rapid thermal processing，rtp)工艺，消除杂质在第一源极区域16a、第一漏极区域17a、第二漏极区域16b和第二漏极区域17b的迁移。
88.在步骤s7之后，还包括现有的半导体器件的制程方法中对应的常规步骤，本领域技术人员熟知这些常规步骤，在此不再赘述。
89.本实施例提供的半导体器件的制程方法，通过在轻掺杂区域及介质侧墙形成之前形成应力膜层13a(和/或应力膜层13b)，并对应力膜层13a(和/或应力膜层13b)进行退火处理，能够使应力膜层13a(和/或应力膜层13b)尽可能地接近后续形成的沟道区域，且在进行退火处理后，后续形成的沟道区域的至少部分，特别是，栅极两侧的介质侧墙下对应的沟道区域的部分，记忆保留应力膜层13a(和/或应力膜层13b)施加的应力作用，从而提升半导体器件的沟道载流子的迁移率，提升半导体器件的性能。同时，由于在形成轻掺杂区域之前，对应力膜层13a(和/或应力膜层13b)进行了退火处理，有效避免了应力膜层13a(和/或应力膜层13b)的热处理对后续形成的轻掺杂区域造成的影响。
90.上述实施例以半导体器件为cmos器件为例来进行说明，当然，本领域技术人员可以理解的是，本技术的半导体器件也可以是mos器件，例如nmos器件或者pmos器件，其在制程中也可以采用如上所述的制程方法来增强应力作用。在该实施例中，在步骤s4之后还包括：
91.步骤s5’：在栅极两侧分别形成介质侧墙。
92.具体地，可采用化学沉积法在半导体衬底11上沉积一层厚度为120-180埃的si3n4，然后刻蚀掉栅极背离半导体衬底11一侧表面上的si3n4，并留下栅极两侧的si3n4，以形成介质侧墙；具体实施过程可参见现有介质侧墙的形成工艺，在此不再赘述。其中，该介质侧墙可为上述第一介质侧墙15a或第二介质侧墙15b，以用于制备nmos器件或者pmos器件。
93.步骤s6’：以栅极和介质侧墙为掩膜对半导体衬底中的轻掺杂区域进行离子注入，以分别形成源极区域和漏极区域。
94.具体地，可以栅极和介质侧墙为掩膜，注入浅深度、重掺杂的砷离子注入，以形成重掺杂的源极区域和漏极区域。具体工艺流程可参见现有nmos或pmos的源/漏区注入，在此不再赘述。
95.步骤s7’：对源极区域、漏极区域进行退火处理。
96.具体的，采用rtp工艺，消除杂质在源极区域、漏极区域的迁移。
97.在本实施例中，还提供一种半导体器件，该半导体器件采用上述实施例所涉及的半导体器件的制备方法所制得。具体地，可参见图15，制程后的半导体器件包括：半导体衬底11和栅极。
98.其中，半导体衬底11，其具体可以为硅衬底，且半导体衬底11中形成有第一类型阱区111和第二类型阱区112，其中，第一类型阱区111可以为p型阱区(p-well)，以用来形成nmos；第二类型阱区112可以为n型阱区(n-well)，以用来形成pmos。
99.其中，栅极形成在半导体衬底11上；且半导体衬底11中的沟道区域的至少部分记忆有预施的应力作用。具体的，栅极包括第一类型栅极121和第二类型栅极122；第一类型栅极121形成于半导体衬底11的第一类型阱区111，第二类型栅极122形成于半导体衬底11的第二类型阱区112。
100.具体的，该半导体器件还包括介质侧墙，介质侧墙形成在栅极的两侧，且介质侧墙对应的沟道区域的部分记忆有预施的应力作用。在具体实施例中，介质侧墙包括第一介质侧墙15a和第二介质侧墙15b；其中，第一介质侧墙15a形成在第一类型栅极121的两侧，第二介质侧墙15b形成在第二类型栅极122的两侧。在该具体实施例中，第一介质侧墙15a对应的沟道区域的部分记忆有预施的应力作用，和/或第二介质侧墙15b对应的沟道区域的部分记忆有预施的应力作用。
101.本实施例提供的半导体器件，由于半导体衬底11中的沟道区域的至少部分记忆有预施的应力作用，使得沟道区域的载流子的迁移率有效提高，进而有效提升了器件的性能。
102.以上仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。