半导体器件和包括其的数据存储系统的制作方法

1.本发明构思涉及半导体器件和包括其的数据存储系统。


背景技术：

2.在需要数据存储的数据存储系统中，需要能够存储大容量数据的半导体器件。因此，正在研究增大半导体器件的数据存储容量的方法。例如，已经提出了包括三维排列的存储单元而不是二维排列的存储单元的半导体器件作为用于增大半导体器件的数据存储容量的方法。


技术实现要素：

3.本发明构思的一方面在于提供具有提高的可靠性的半导体器件。
4.本发明构思的一方面在于提供包括具有提高的可靠性的半导体器件的数据存储系统。
5.根据本发明构思的一方面，一种半导体器件包括：衬底，具有第一区、第二区和第三区；栅电极，在第一区和第二区中堆叠在衬底上并彼此间隔开，栅电极在第一方向上延伸以在第三区中具有台阶形状；层间绝缘层，与栅电极交替地堆叠；沟道结构，穿过第一区中的栅电极，沟道结构包括包含半导体材料的沟道层；第一虚设结构，穿过第二区中的栅电极，第一虚设结构与第一区相邻设置，并分别包括包含半导体材料的虚设沟道层；第二虚设结构，穿过第二区中的栅电极，第二虚设结构与第三区相邻设置，并具有与第一虚设结构不同的形状；以及支撑结构，穿过第三区中的栅电极，其中每个第二虚设结构的尺寸大于每个支撑结构的尺寸。
6.根据本发明构思的一方面，一种半导体器件包括：衬底，具有第一区、第二区和第三区；栅电极，在第一区和第二区中堆叠在衬底上并彼此间隔开，栅电极在第一方向上延伸以在第三区中具有台阶形状；层间绝缘层，与栅电极交替地堆叠；沟道结构，穿过第一区中的栅电极，包括沟道层，并设置成第一图案；虚设结构，穿过第二区中的栅电极并设置成不同于第一图案的第二图案；以及支撑结构，穿过第三区中的栅电极，其中第二区设置在第一区和第三区之间，其中虚设结构的至少一部分的尺寸大于每个支撑结构的尺寸。
7.根据本发明构思的一方面，一种数据存储系统包括半导体器件和控制器，该半导体器件包括：基础衬底；在基础衬底上的电路器件；设置在电路器件上的衬底，衬底具有第一区、第二区和第三区；栅电极，在第一区和第二区中堆叠在衬底上并彼此间隔开，栅电极在第一方向上延伸以在第三区中具有台阶形状；与栅电极交替堆叠的层间绝缘层；沟道结构，穿过第一区中的栅电极，包括沟道层，并设置成第一图案；虚设结构，穿过第二区中的栅电极并设置成不同于第一图案的第二图案；穿过第三区中的栅电极的支撑结构；以及电连接到电路器件的输入/输出焊盘，该控制器通过输入/输出焊盘电连接到该半导体器件并控制该半导体器件，其中第二区设置在第一区和第三区之间，其中虚设结构的至少一部分的尺寸大于每个支撑结构的尺寸。
附图说明
8.本发明构思的以上和其它的方面、特征和优点将由以下结合附图的详细描述被更清楚地理解，附图中：
9.图1是示意性地示出根据示例实施方式的半导体器件的平面图。
10.图2是示意性地示出根据示例实施方式的半导体器件的局部放大图。
11.图3是示意性地示出根据示例实施方式的半导体器件的截面图。
12.图4a和图4b是示意性地示出根据示例实施方式的半导体器件的局部放大图。
13.图5是示意性地示出根据示例实施方式的半导体器件的截面图。
14.图6是示意性地示出根据示例实施方式的半导体器件的平面图的局部放大部分。
15.图7是示意性地示出根据示例实施方式的半导体器件的平面图的局部放大部分。
16.图8是示意性地示出根据示例实施方式的半导体器件的平面图的局部放大部分。
17.图9是示意性地示出根据示例实施方式的半导体器件的平面图。
18.图10是示意性地示出根据示例实施方式的半导体器件的截面图。
19.图11a至图11d是示意性地示出根据示例实施方式的制造半导体器件的方法的截面图。
20.图12是示意性地示出根据示例实施方式的包括半导体器件的数据存储系统的视图。
21.图13是示意性地示出根据示例实施方式的包括半导体器件的数据存储系统的透视图。
22.图14和图15是示意性地示出根据一示例实施方式的半导体封装的截面图。
具体实施方式
23.在下文中，将参照附图描述本发明构思的示例实施方式。
24.这里，表述“一元件的宽度在与中间层间绝缘层相邻的区域中不连续地变化”或类似表述是指在所述区域和与所述区域相邻的区域之间存在弯曲部分，作为比较，表述“一元件的宽度在与中间层间绝缘层相邻的区域中连续地变化(或连续地减小)”或类似表述是指在所述区域和与所述区域相邻的区域之间不存在弯曲部分。
25.图1是示意性地示出根据示例实施方式的半导体器件的平面图。图2是示意性地示出根据示例实施方式的半导体器件的局部放大图。图2示出了图1的部分“x”的放大图。
26.图3是示意性地示出根据示例实施方式的半导体器件的截面图。图3是沿着图1的线i-i'截取的截面图。图4a和图4b是示意性地示出根据示例实施方式的半导体器件的局部放大图。图4a示出了图3的部分“a”的放大图，图4b示出了图3的部分“b”的放大图。
27.图5是示意性地示出根据示例实施方式的半导体器件的截面图。图5是沿着图1的线ii-ii'截取的截面图。
28.参照图1至图5，半导体器件100可以包括包含基础衬底11的外围电路结构peri和包含衬底101的存储单元结构cell。存储单元结构cell可以设置在外围电路结构peri上。相反，在一示例实施方式中，存储单元结构cell可以设置在外围电路结构peri之下。
29.外围电路结构peri可以包括基础衬底11以及布置在基础衬底11上的电路器件20、电路接触插塞40、电路布线线路50和外围区绝缘层90。
30.基础衬底11可以具有在x方向和y方向上延伸的上表面。基础衬底11可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。
31.电路器件20可以包括晶体管。例如，在电路器件20当中，晶体管可以包括电路栅极电介质层22、电路栅电极25和源极/漏极区30。源极/漏极区30可以设置在基础衬底11中，并且在电路栅电极25的两侧。外围电路结构peri的电路器件20还可以包括设置在电路栅电极25的侧表面上的间隔物层24。
32.外围电路结构peri还可以包括在基础衬底11上覆盖电路器件20的外围区绝缘层90。电路接触插塞40可以穿过外围区绝缘层90的一部分，并且可以电连接到电路器件20。电信号可以通过电路接触插塞40施加到电路器件20。电路布线线路50可以连接到电路接触插塞40，并且可以设置为多层。
33.存储单元结构cell可以包括：衬底101，具有第一区r1、第二区r2和第三区r3；堆叠结构gs1和gs2，包括交替地堆叠在衬底101上的层间绝缘层120和220以及栅电极130和230；沟道结构ch，设置为穿过第一区r1中的栅电极130和230；分离结构ms，设置为穿过堆叠结构gs1和gs2并延伸到堆叠结构gs1和gs2中；虚设结构dm1和dm2，设置为穿过第二区r2中的栅电极130和230；以及支撑结构sp，设置为穿过第三区r3中的栅电极130和230。存储单元结构cell还可以包括上分离区ss、上接触结构282、上布线284和盖绝缘层290。如这里所使用的，术语“虚设”用于指具有与其它部件相同的或相似的结构和形状但不具有实质功能且仅作为器件中的图案存在的部件。这里，虚设结构dm1和dm2对于读取或写入操作的功能无效。例如，虚设结构dm1和dm2可以不电连接到位线接触，因此不能连接到位线。
34.栅电极130和230可以在衬底101的第一区r1和第二区r2中垂直地堆叠。第一区r1可以是其中设置沟道结构ch的区域，并且存储单元可以设置在其中。第二区r2可以设置在第一区r1和第三区r3之间，并且可以是其中设置虚设结构dm1和dm2的区域。栅电极130和230可以延伸以在衬底101的第三区r3中具有台阶形状。第三区r3中的栅电极130和230可以在第一方向例如x方向上以不同的长度延伸。第三区r3可以是用于电连接存储单元结构cell和外围电路结构peri的区域。
35.在一示例实施方式中，第一区r1和第二区r2可以被称为“存储单元区”或“存储单元阵列区”，第三区r3可以被称为在其中栅电极130和230具有台阶形状的“台阶区”以及在其中栅电极130和230以不同长度延伸的“延伸区”或“连接区”。沟道结构ch以及虚设结构dm1和dm2可以设置在存储单元区中，支撑结构sp可以设置在台阶区中。
36.衬底101可以具有在x方向和y方向上延伸的上表面。衬底101可以包括硅层。衬底101还可以包括杂质。例如，衬底101可以包括具有n型导电性的硅层。衬底101可以包括具有n型导电性的多晶硅层。在示例实施方式中，衬底101可以具有比基础衬底11的厚度薄的厚度，但不限于此。
37.第一水平导电层102和第二水平导电层104可以依次堆叠并设置在衬底101上。
38.第一水平导电层102可以用作半导体器件100的公共源极线的一部分，并且例如可以与衬底101一起用作公共源极线。如图4a所示，第一水平导电层102可以设置在沟道层140周围，并且可以直接连接到沟道层140。第二水平导电层104可以在其中不设置第一水平导电层102的一些区域中与衬底101接触，如图3所示。将理解，当一元件被称为“连接”到另一元件或“联接”到另一元件或“在”另一元件“上”时，它可以直接连接到该另一元件或直接联
接到该另一元件或直接在该另一元件上，或者可以存在居间的元件。相比之下，当一元件被称为“直接连接”到另一元件或“直接联接”到另一元件或被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在居间的元件。
39.第一水平导电层102和第二水平导电层104可以包括半导体材料，并且例如第一水平导电层102和第二水平导电层104两者可以包括多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，第二水平导电层104可以是掺杂层或包含从第一水平导电层102扩散的杂质的层。在示例实施方式中，第二水平导电层104可以用绝缘层代替。
40.水平绝缘层110可以在第二区r2的至少一部分和第三区r3中与第一水平导电层102平行地设置在衬底101上，如图3所示。水平绝缘层110可以包括在衬底101的第二区r2和第三区r3中依次堆叠的第一至第三水平绝缘层111、112和113，如图3和图4b所示。水平绝缘层110可以是在制造过程中半导体器件100的部分可用第一水平导电层102代替之后保留的层。
41.水平绝缘层110可以包括硅氧化物、硅氮化物、硅碳化物或硅氮氧化物。第一和第三水平绝缘层111和113以及第二水平绝缘层112可以包括不同的绝缘材料。第一水平绝缘层111和第三水平绝缘层113可以包括相同的材料。
42.堆叠结构gs1和gs2包括下堆叠结构gs1和上堆叠结构gs2。下堆叠结构gs1包括下层间绝缘层120和第一栅电极130。上堆叠结构gs2包括上层间绝缘层220和第二栅电极230。上堆叠结构gs2可以设置在下堆叠结构gs1上。
43.层间绝缘层120和220可以在垂直于衬底101的上表面的方向(即，z方向)上彼此间隔开，并且可以设置为在x方向上延伸。层间绝缘层120和220可以包括诸如硅氧化物或硅氮化物的绝缘材料，或者可以由诸如硅氧化物或硅氮化物的绝缘材料形成。
44.层间绝缘层120、125和220可以包括下层间绝缘层120、上层间绝缘层220以及设置在下层间绝缘层120和上层间绝缘层220之间的中间层间绝缘层125。在一示例实施方式中，中间层间绝缘层125的厚度可以比每个下层间绝缘层120的厚度和每个上层间绝缘层220的厚度厚。
45.栅电极130和230可以垂直地间隔开并垂直地堆叠在衬底101上以分别形成堆叠结构gs1和gs2。第一栅电极130可以在衬底101上堆叠为彼此垂直地间隔开以形成下堆叠结构gs1。第二栅电极230可以在下堆叠结构gs1上堆叠为彼此垂直地间隔开以形成上堆叠结构gs2。栅电极130和230可以包括形成地选择晶体管的栅极的下栅电极130l、形成多个存储单元的存储栅电极130和230、以及形成串选择晶体管的栅极的上栅电极230u。构成存储单元的存储栅电极130和230的数量可以根据半导体器件100的数据存储容量来确定。根据一实施方式，下栅电极130l和上栅电极230u的数量可以分别是1至4个或更多，并且可以具有与存储栅电极130、230相同或不同的结构。
46.栅电极130和230可以在第一区r1和第二区r2中堆叠为彼此垂直地间隔开，并且可以从第二区r2到第三区r3延伸为具有不同的长度以形成台阶结构。如图3所示，栅电极130和230可以在x方向上在栅电极130和230之间形成台阶结构。在示例实施方式中，栅电极130和230的至少一部分可以以一定数量形成，例如，栅电极130和230中的两个至六个可以形成一(1)个栅极组，以在x方向上在所述一(1)个栅极组中具有台阶结构。在这种情况下，形成一(1)个栅极组的栅电极130和230也可以设置为在y方向上具有台阶结构。由于台阶结构，
栅电极130和230可以形成为下部的栅电极130、230延伸得比上部的栅电极130、230长，并且可以提供从层间绝缘层120和220暴露的端部。在示例实施方式中，在端部中，栅电极130和230可以分别在向上方向上具有增大的厚度。
47.如图5所示，栅电极130和230可以设置为通过在x方向上延伸的分离结构ms在y方向上彼此分离。一对分离结构ms之间的栅电极130和230可以形成存储块，但是存储块的范围不限于此。
48.栅电极130和230可以包括诸如钨(w)的金属材料，或者可以由诸如钨(w)的金属材料形成。根据一实施方式，栅电极130和230可以包括多晶硅或金属硅化物。在示例实施方式中，栅电极130和230中的每个还可以包括扩散屏障。例如，扩散屏障可以是钨氮化物(wn)、钽氮化物(tan)和钛氮化物(tin)或其组合。在一示例实施方式中，栅电极130和230中的每个还可以包括诸如铝氧化物的金属氧化物层。
49.在此实施方式中，尽管已经描述了半导体器件100包括包含第一栅电极130的下堆叠结构gs1和包含第二栅电极230的上堆叠结构gs2以将栅极堆叠结构设置成两阶，但是栅电极130和230的栅极堆叠结构可以具有多个不同的阶(例如，三阶或四阶)的结构。例如，在z方向上堆叠的堆叠结构的数量和沟道结构的数量可以各种各样地改变。
50.沟道结构ch可以于在衬底101的第一区r1中在衬底101的上表面上形成行和列的同时彼此间隔开。沟道结构ch可以设置为形成网格图案，或者可以在一个方向上设置成z字形形状。
51.在一示例实施方式中，沟道结构ch可以设置成第一图案。在本说明书中，“设置成第一图案”或“设置成第二图案”可以指排列形式、排列方式或排列风格，包括分离距离和排列方法。在第一图案中，沟道结构ch中的在y方向上的一对相邻沟道结构ch之间的距离d1可以被限定为长于沟道结构ch中的在x方向和y方向之间的对角线方向上的一对相邻沟道结构ch之间的距离d2。
52.沟道结构ch可以包括距第一虚设结构dm1具有最小分离距离的第一沟道结构cha、距第一沟道结构cha中的每个具有最小分离距离的第二沟道结构chb、以及第三沟道结构chc。
53.第一沟道结构cha和第二沟道结构chb可以设置为与衬底101的第二区r2相邻。第一沟道结构cha可以在y方向上排列成行。第二沟道结构chb可以在y方向上排列成行，并且与第一沟道结构cha相比可以设置得离第一虚设结构dm1更远。
54.与第一沟道结构cha和第二沟道结构chb相比，第三沟道结构chc可以设置得离第二区r2更远。例如，与第一沟道结构cha和第二沟道结构chb相比，第三沟道结构chc可以距第一虚设结构dm1具有更长的距离。
55.在一示例实施方式中，每个第一沟道结构cha的尺寸、每个第二沟道结构chb的尺寸和每个第三沟道结构chc的尺寸可以小于每个第一虚设结构dm1的尺寸s2。
56.在一示例实施方式中，每个第一沟道结构cha的尺寸s1a可以大于每个第二沟道结构chb的尺寸s1b。在一示例实施方式中，每个第二沟道结构chb的尺寸s1b可以大于每个第三沟道结构chc的尺寸s1c。因为与第二区r2相邻的第一沟道结构cha和第二沟道结构chb中的每个的尺寸大于每个第三沟道结构chc的尺寸，所以下沟道结构ch1可以形成为延伸到衬底101的上表面上，并且下沟道结构ch1和上沟道结构ch2之间的连接结构可以更稳定地形
成。
57.在另一实施方式中，沟道结构ch的尺寸s1可以彼此相同。例如，每个第一沟道结构cha的尺寸s1a、每个第二沟道结构chb的尺寸s1b和每个第三沟道结构chc的尺寸s1c可以彼此基本相同。当指代取向、布局、位置、形状、尺寸、组成、量或其它度量时，如在此使用的诸如“等同”、“相同”、“相等”、“平坦”或“共面”的术语未必意为完全等同的取向、布局、位置、形状、尺寸、组成、量或其它度量，而是旨在涵盖在例如由于制造工艺而可能发生的可接受变化内几乎等同的取向、布局、位置、形状、尺寸、组成、量或其它度量。术语“基本上”可以在此用于强调该含义，除非上下文或其它陈述另有说明。例如，描述为“基本上等同”、“基本上相同”、“基本上相等”或“基本上平坦”的项目可以完全等同、相同、相等或平坦，或者可以在例如由于制造工艺而可能发生的可接受变化内等同、相同、相等或平坦。
58.如例如图4a所示，沟道结构ch具有柱状形状，并且可以具有根据高宽比的随着其接近衬底101而变窄的倾斜侧表面。
59.每个沟道结构ch可以包括分别穿过栅电极130和230的下堆叠结构gs1和上堆叠结构gs2的下沟道结构ch1和上沟道结构ch2。在示例实施方式中，沟道结构ch的一部分可以是虚设沟道。
60.在图4a的截面图中，下沟道结构ch1和上沟道结构ch2中的每个被示出为在z方向上具有宽度减小的区域和宽度增大的区域，但不限于此。下沟道结构ch1和上沟道结构ch2中的每个可以具有向衬底101的上表面连续变化的宽度。
61.如图4a所示，沟道层140可以设置在沟道结构ch中。根据一实施方式，在沟道结构ch中，沟道层140可以形成为围绕沟道掩埋绝缘层150的环形形状，但是可以具有诸如圆柱或棱柱的柱形状而没有沟道掩埋绝缘层150。沟道层140可以在其下部连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，或者可以由诸如多晶硅或单晶硅的半导体材料形成。
62.如图4a所示，每个沟道结构ch可以具有每个下沟道结构ch1和每个上沟道结构ch2被连接的形式。下沟道结构ch1可以被称为下沟道结构，上沟道结构ch2可以被称为上沟道结构。在图11a所示的工艺中，因为下沟道结构ch1和上沟道结构ch2在不同的操作中被蚀刻以形成沟道孔，所以在每个下沟道结构ch1的上端和每个上沟道结构ch2的下端之间可存在宽度差异。由于该宽度差异，沟道结构ch可以在连接下沟道结构ch1的上端和上沟道结构ch2的下端的区域中具有弯曲部分。沟道层140、栅极电介质层145和沟道掩埋绝缘层150可以在下沟道结构ch1和上沟道结构ch2之间彼此连接。
63.沟道焊盘255可以仅设置在上沟道结构ch2的上端上。在另外的示例实施方式中，下沟道结构ch1和上沟道结构ch2可以分别包括沟道焊盘255。在这种情况下，下沟道结构ch1的沟道焊盘255可以连接到上沟道结构ch2的沟道层140。沟道焊盘255可以设置为分别覆盖沟道掩埋绝缘层150的上表面并电连接到沟道层140。沟道焊盘255可以包括例如掺杂的多晶硅。
64.栅极电介质层145可以设置在栅电极130和230与沟道层140之间。尽管没有具体示出，但是栅极电介质层145可以包括从沟道层140起依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层，并且可以包括例如硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或其组合，或者可以由例如硅氧化物(sio2)、硅氮化物(si3n4)、
硅氮氧化物(sion)或其组合形成。电荷存储层可以是电荷陷阱层或浮栅导电层。阻挡层可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、高k电介质材料或其组合，或者可以由硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、高k电介质材料或其组合形成。在示例实施方式中，栅极电介质层145的至少一部分可以沿着栅电极130和230中的每个在水平方向上延伸。
65.虚设结构dm可以在衬底101的第二区r2中设置为穿过堆叠结构gs的栅电极130和230。虚设结构dm可以设置在设置于衬底101的第一区r1中的沟道结构ch和设置为穿过衬底101的第三区r3中的栅电极130和230的支撑结构sp之间。
66.在图2所示的示例实施方式中，虚设结构dm可以设置成与沟道结构ch的第一图案不同的第二图案。在一示例实施方式中，在第二图案中，虚设结构dm当中的在y方向上的一对相邻虚设结构dm之间的距离可以被限定为比虚设结构dm当中的在x方向和y方向之间的对角线方向上的一对相邻虚设结构dm之间的距离短。第二图案不限于所示出的那些，并且可以各种各样地改变。例如，第二图案可以被规则排列，但也可以是不规则排列的图案。
67.虚设结构dm可以包括设置为与第一区r1相邻的第一虚设结构dm1和设置为与第三区r3相邻的第二虚设结构dm2。在衬底101的第二区r2中，因为虚设结构dm包括大于沟道结构ch的第一虚设结构dm1和大于支撑结构sp的第二虚设结构dm2，所以沟道结构ch的电稳定性和堆叠结构gs1和gs2的借助于支撑结构sp的结构稳定性可以同时得到改善。
68.每个第一虚设结构dm1的尺寸s2可以大于每个沟道结构ch的尺寸s1。在本说明书中，尺寸可以被定义为最大宽度或平均宽度。在一示例实施方式中，每个第一虚设结构dm1的尺寸s2可以小于每个第二虚设结构dm2的尺寸s3。第一虚设结构dm1在图1的平面图上被示出为呈圆形，但不限于此，并且可以具有诸如椭圆形、正方形等的形状。
69.在一示例实施方式中，每个第一虚设结构dm1的形状可以与每个沟道结构ch的形状基本上相同或相似。形状可以指截面图中的形状或平面图中的形状。在本说明书中，截面图中的形状可以指具有在z方向上变化的宽度的部件的两个侧壁的形状。在本说明书中，平面图中的形状可以指考虑到每个部件在x方向上的宽度和在y方向上的宽度等的形状。
70.因为第一虚设结构dm1和沟道结构ch可以通过经由相同的蚀刻工艺形成通孔并依次填充相同的材料来形成，如参照图11a和图11b所述，所以它们可以具有相似的形状，如在图3的截面图中那样。例如，类似于沟道结构ch，第一虚设结构dm1可以具有这样的形状，其中每个第一虚设结构dm1的宽度在与中间层间绝缘层125相邻的区域中不连续地变化。
71.如图4a所示，例如，每个第一虚设结构dm1可以包括分别穿过栅电极130和230的下堆叠结构gs1和上堆叠结构gs2的第一下虚设结构dml1和第一上虚设结构dmu1。第一下虚设结构dml1和第一上虚设结构dmu1可以被连接，并且可以由于连接区中的宽度差异或宽度变化而具有弯曲部分。
72.因为每个第一虚设结构dm1的尺寸s2可以大于每个沟道结构ch的尺寸s1，所以在参照图11a描述的形成用于形成第一虚设结构dm1和沟道结构ch的多个沟道孔的操作中，沟道孔可以稳定地形成直到下堆叠结构gs1的端部。因此，可以稳定地形成每个第一虚设结构dm1的第一下虚设结构dml1和第一上虚设结构dmu1之间的连接结构，也可以稳定地形成沟道结构ch的下沟道结构ch1和上沟道结构ch2之间的连接结构。因为稳定地形成下沟道结构ch1和上沟道结构ch2之间的连接结构，所以可以防止沟道结构ch的电特性的劣化。
73.如图2所示，例如，第一虚设结构dm1当中的一对相邻第一虚设结构dm1之间的最小分离距离可以比沟道结构ch当中的一对相邻沟道结构ch之间的最小分离距离长。在一示例实施方式中，第一虚设结构dm1之间的最小分离距离可以是在y方向上的一对相邻第一虚设结构dm1之间的距离d3或在x方向上的一对相邻第一虚设结构dm1之间的距离d4。
74.第一虚设结构dm1当中的在y方向上的一对相邻第一虚设结构dm1之间的距离d3可以比第一虚设结构dm1当中的在x方向和y方向之间的对角线方向上的一对相邻第一虚设结构dm1之间的距离d5短。第一虚设结构dm1当中的在x方向上的一对相邻第一虚设结构dm1之间的距离d4可以比第一虚设结构dm1当中的在x方向和y方向之间的对角线方向上的一对相邻第一虚设结构dm1之间的距离d5短。
75.在一示例实施方式中，第一虚设结构dm1当中的在y方向上的一对相邻第一虚设结构dm1之间的距离d3可以与第一虚设结构dm1当中的在x方向上的一对相邻第一虚设结构dm1之间的距离d4基本上相同，但不限于此。
76.第一虚设结构dm1的图案可以根据实施方式各种各样地改变。例如，第一虚设结构dm1之间在y方向上的距离d3和第一虚设结构dm1之间在x方向上的距离d4可以彼此不同。在图1和图2中，第一虚设结构dm1可以规则地排列，但不限于此，并且可以不规则地排列。例如，在y方向上的一对相邻第一虚设结构dm1之间的距离对于每个第一虚设结构dm1可以不同，在x方向上的一对相邻第一虚设结构dm1之间的距离对于每个第一虚设结构dm1可以不同。
77.如图4a所示，第一虚设结构dm1可以包括由与沟道结构ch相同的材料形成的部件。第一虚设结构dm1和沟道结构ch可以具有基本上相同或相似的结构。在本说明书中，在“具有相同结构”的表述中，术语“结构”可以指包括在部件中的材料、包括该材料的部件之间的排列关系等。例如，第一虚设结构dm1的部件可以以与沟道结构ch相同的方式或相似的方式设置。虚设沟道层140a可以设置在每个第一虚设结构dm1中。在每个第一虚设结构dm1中，虚设沟道层140a可以形成为围绕虚设沟道掩埋绝缘层150a的环形形状。虚设沟道层140a可以包括与沟道层140相同的材料，并且可以包括例如诸如多晶硅或单晶硅的半导体材料，或者可以由例如诸如多晶硅或单晶硅的半导体材料形成。
78.如图4a所示，每个第一虚设结构dm1可以具有其中每个第一下虚设结构dml1和每个第一上虚设结构dmu1被连接的形式。在图11a所示的工艺中，因为第一虚设结构dm1中的第一下虚设结构dml1和第一上虚设结构dmu1像下沟道结构ch1和上沟道结构ch2一样在不同的操作中被蚀刻以形成第一虚设孔，所以在每个第一下虚设结构dml1的上端和每个第一上虚设结构dmu1的下端之间可存在宽度差异。由于该宽度差异，第一虚设结构dm1可以在连接第一下虚设结构dml1的上端和第一上虚设结构dmu1的下端的区域中具有弯曲部分。虚设沟道层140a、虚设栅极电介质层145a和虚设沟道掩埋绝缘层150a可以在第一下虚设结构dml1和第一上虚设结构dmu1之间彼此连接。
79.虚设沟道焊盘255a可以仅设置在第一上虚设结构dmu1的上端上。在另外的示例实施方式中，第一下虚设结构dml1和第一上虚设结构dmu1可以各自分别包括虚设沟道焊盘255a。在这种情况下，第一下虚设结构dml1的虚设沟道焊盘255a可以连接到第一上虚设结构dmu1的虚设沟道层140a。虚设沟道焊盘255a可以设置为分别覆盖虚设沟道掩埋绝缘层150a的上表面以连接到虚设沟道层140a。虚设沟道焊盘255a可以包括例如掺杂的多晶硅。
80.虚设栅极电介质层145a可以设置在栅电极130和230与虚设沟道层140a之间。尽管未具体示出，但是虚设栅极电介质层145a可以以与栅极电介质层145相同的方式或相似的方式包括从虚设沟道层140a起依次堆叠的隧穿层、电荷存储层和阻挡层。
81.如图2所示，例如，每个第二虚设结构dm2的尺寸s3可以大于每个支撑结构sp的尺寸s4。在一示例实施方式中，每个第二虚设结构dm2的尺寸s3可以大于每个沟道结构ch的尺寸s1和每个第一虚设结构dm1的尺寸s2。第二虚设结构dm2被示出为具有其在y方向上的宽度s3b被拉长的条形式的椭圆形，但不限于此，并且可以具有诸如圆形、正方形等的形状。
82.因为每个第二虚设结构dm2的尺寸s3大于每个支撑结构sp的尺寸s4，所以在参照图11c描述的形成用于形成第二虚设结构dm2和支撑结构sp的通孔的工艺中，通孔可以稳定地形成直到衬底101的上表面。因此，第二虚设结构dm2和支撑结构sp可以形成为使衬底101的一部分凹陷。因为第二虚设结构dm2和支撑结构sp可以形成为延伸到衬底101的上表面上，所以堆叠结构gs的稳定性可以提高。
83.在一示例实施方式中，每个第二虚设结构dm2在x方向上的宽度s3a可以小于每个第二虚设结构dm2在y方向上的宽度s3b。
84.在一示例实施方式中，每个第二虚设结构dm2在x方向上的最大宽度s3a可以与每个支撑结构sp在x方向上的最大宽度s4a基本相同。在一示例实施方式中，每个第二虚设结构dm2在x方向上的最大宽度s3a可以大于每个支撑结构sp在x方向上的最大宽度s4a。
85.在一示例实施方式中，每个第二虚设结构dm2在y方向上的最大宽度s3b可以大于每个支撑结构sp在y方向上的最大宽度s4b。在一示例实施方式中，一(1)个第二虚设结构dm2可以在x方向上与两(2)个支撑结构sp重叠。在此实施方式中，每个第二虚设结构dm2在y方向上的宽度s3b被示出为大于每个支撑结构sp在y方向上的宽度s4b的约两倍，但不限于此，并且可以根据实施方式各种各样地改变。
86.第二虚设结构dm2当中的在x方向上的一对相邻第二虚设结构dm2之间的距离d6可以比支撑结构sp当中的在y方向上的一对相邻支撑结构sp之间的距离d7长。因为每个第二虚设结构dm2的尺寸s3可以大于每个支撑结构sp的尺寸s4，所以第二虚设结构dm2之间的距离可以布置为比支撑结构sp之间的距离长，以提高第二虚设结构dm2的结构稳定性。
87.当例如如图7所示，在x方向和y方向上提供相邻的第二虚设结构dm2时，第二虚设结构dm2当中的在y方向上的一对相邻第二虚设结构dm2之间的距离d8可以比第二虚设结构dm2当中的在x方向和y方向之间的对角线方向上的一对相邻第二虚设结构dm2之间的距离d10短。第二虚设结构dm2当中的在x方向上的一对相邻第二虚设结构dm2之间的距离d9可以比第二虚设结构dm2当中的在x方向和y方向之间的对角线方向上的一对相邻第二虚设结构dm2之间的距离d10短。
88.每个第二虚设结构dm2的图案可以根据实施方式各种各样地改变。在图1和图2中，第二虚设结构dm2可以规则地排列，但不限于此，并且可以不规则地排列。例如，在x方向上的一对相邻第二虚设结构dm2之间的距离对于每个第二虚设结构dm2可以不同。在实施方式中，例如如其中提供了在x方向上的一对相邻第二虚设结构dm2的图7所示，在x方向上的一对相邻第二虚设结构dm2之间的距离对于每个第二虚设结构dm2可以不同。
89.在一示例实施方式中，第二虚设结构dm2可以具有与第一虚设结构dm1和沟道结构ch不同的形状。如参照图11a至图11c所述，因为第二虚设结构dm2可以通过不同阶段的蚀刻
工艺形成，所以在图3的截面图中它们可以具有与第一虚设结构dm1不同的形状。例如，第一虚设结构dm1可以具有在与中间层间绝缘层125相邻的区域中宽度不连续变化的形状，而第二虚设结构dm2可以具有在与中间层间绝缘层125相邻的区域中宽度连续变化的形状。
90.因为第二虚设结构dm2可以通过在参照图11c描述的工艺中执行蚀刻工艺以同时穿过下堆叠结构gs1和上堆叠结构gs2来形成，所以第二虚设结构dm2可以在连接下堆叠结构gs1和上堆叠结构gs2的边界处具有连续的宽度。不同于沟道结构ch和第一虚设结构dm1，在与中间层间绝缘层125相邻的区域中，第二虚设结构dm2的宽度可以连续地减小。例如，第二虚设结构dm2可以在与中间层间绝缘层125相邻的区域中不包括弯曲部分。
91.第二虚设结构dm2的上表面可以设置在比沟道结构ch的上表面和第一虚设结构dm1的上表面高的水平。
92.每个第二虚设结构dm2可以具有与每个第一虚设结构dm1的结构不同的结构。在一示例实施方式中，每个第一虚设结构dm1可以类似于沟道结构ch包括包含半导体材料的虚设沟道层140a和包含绝缘材料的虚设沟道掩埋绝缘层150a，而每个第二虚设结构dm2可以仅由绝缘材料层形成而没有半导体材料层。在一示例实施方式中，第二虚设结构dm2和支撑结构sp可以具有基本上相同的结构或相似的结构。
93.第二虚设结构dm2可以包括与支撑结构sp相同的材料。每个第二虚设结构dm2可以包括绝缘材料层165a。绝缘材料层165a可以包括例如硅氧化物、硅氮化物或硅氮氧化物，或者可以由例如硅氧化物、硅氮化物或硅氮氧化物形成。
94.每个支撑结构sp的尺寸s4可以大于每个沟道结构ch的尺寸s1。因为每个支撑结构sp的尺寸s4形成为大于每个沟道结构ch的尺寸s1，所以它可以在参照图11c描述的形成通孔的操作中稳定地延伸到衬底101的上表面上。
95.类似于第二虚设结构dm2，支撑结构sp可以通过在参照图11c描述的形成通孔的操作中执行蚀刻工艺以同时穿过下堆叠结构gs1和上堆叠结构gs2来形成。因此，支撑结构sp可以在连接下堆叠结构gs1和上堆叠结构gs2的边界处具有连续的宽度。不同于沟道结构ch和第一虚设结构dm1，在与中间层间绝缘层125相邻的区域中，支撑结构sp的宽度可以连续地减小。例如，支撑结构sp可以在与中间层间绝缘层125相邻的区域中不包括弯曲部分。
96.支撑结构sp的上表面可以设置在比沟道结构ch的上表面和第一虚设结构dm1的上表面高的水平。在一示例实施方式中，支撑结构sp的上表面可以设置在与第二虚设结构dm2的上表面相同的水平。
97.每个支撑结构sp可以包括绝缘材料层165。绝缘材料层165可以包括例如硅氧化物、硅氮化物或硅氮氧化物，或者可以由例如硅氧化物、硅氮化物或硅氮氧化物形成。
98.当分别包括绝缘材料层165的支撑结构sp设置在对应于台阶区的第三区r3中时，连接到台阶区的接触结构280的电可靠性可以提高。
99.在如图2所示的示例实施方式中，沟道结构ch和第一虚设结构dm1当中的彼此相邻的沟道结构ch和第一虚设结构dm1之间的距离da可以比第二虚设结构dm2和支撑结构sp当中的彼此相邻的第二虚设结构dm2和支撑结构sp之间的距离dc短。在一示例实施方式中，第一虚设结构dm1和第二虚设结构dm2当中的彼此相邻的第一虚设结构dm1和第二虚设结构dm2之间的距离db可以比第二虚设结构dm2和支撑结构sp当中的彼此相邻的第二虚设结构dm2和支撑结构sp之间的距离dc短。
100.如图1和图5所示，分离结构ms可以设置为穿过栅电极130和230并在x方向上延伸。多个分离结构ms可以在平面图上彼此平行地设置，如图1所示。分离结构ms的数量和排列不限于所示出的那些，并且可以根据实施方式各种各样地改变。
101.如图5所示，分离结构ms可以完全穿过堆叠在衬底101的上表面上的栅电极130和230，以连接到衬底101。分离结构ms可以在栅电极130和230的下堆叠结构gs1和上堆叠结构gs2中没有弯曲部分地延伸，但不限于此。例如，分离结构ms也可以具有以与沟道结构ch类似的方式连接下分离结构和上分离结构的形式。
102.分离结构ms可以具有宽度由于高的高宽比而朝向衬底101减小的形状。分离结构ms的绝缘材料可以包括例如硅氧化物、硅氮化物或硅氮氧化物。在示例实施方式中，导电层可以进一步设置在分离结构ms上。在这种情况下，导电层可以用作半导体器件100的公共源极线或连接到公共源极线的接触插塞。
103.上分离区ss可以在x方向上在分离结构ms之间延伸，如图1和图5所示。上分离区ss可以设置为穿过栅电极230的一部分，该部分包括在栅电极230的最上部中的上栅电极230u。如图5所示，上分离区ss可以在y方向上将包括上栅电极230u的总共四(4)个栅电极230彼此分离。在实施方式中，由上分离区ss分离的栅电极230的数量可以各种各样地改变。由上分离区ss分离的上栅电极230u可以形成不同的串选择线。上分离区ss可以包括绝缘材料。该绝缘材料可以包括例如硅氧化物、硅氮化物或硅氮氧化物，或者可以由例如硅氧化物、硅氮化物或硅氮氧化物形成。
104.如图2所示，例如，接触结构280可以从第三区r3中的上部穿过盖绝缘层290的一部分，以分别连接到形成台阶形状的栅电极130和230的上表面。接触结构280可以使栅电极130和230部分地凹陷，并且在未示出的截面图中可以连接到栅电极130和230。接触结构280可以在上部中电连接到上布线284。接触结构280可以将栅电极130电连接到外围电路结构peri的电路器件20。接触结构280的排列位置、数量和形状可以各种各样地改变。接触结构280可以包括导电材料，并且可以包括例如钨(w)、铜(cu)、铝(al)等，或者可以由例如钨(w)、铜(cu)、铝(al)等形成。接触结构280还可以包括由金属氮化物形成的屏障金属层。
105.上接触结构282可以分别穿过盖绝缘层290，并且可以分别连接到沟道结构ch和接触结构280。上接触结构282可以包括导电材料，并且可以包括例如钨(w)、铜(cu)、铝(al)等，或者可以由例如钨(w)、铜(cu)、铝(al)等形成。
106.上布线284可以形成电连接到存储单元结构cell中的存储单元的上布线结构。上布线284可以包括导电材料，并且可以包括例如钨(w)、铜(cu)、铝(al)等，或者可以由例如钨(w)、铜(cu)、铝(al)等形成。
107.盖绝缘层290可以设置为覆盖衬底101以及在衬底101上的栅电极130和230。盖绝缘层290可以由绝缘材料形成，并且可以形成为多个绝缘层。
108.在图6至图10所示的部件当中，因为具有与图1至图5中相同的附图标记的部件可以类似于图1至图5所示的部件，所以其描述将被省略并且将集中于改变的部件来描述。
109.图6是示意性地示出根据示例实施方式的半导体器件的平面图的局部放大部分。图6示出了与图1的部分“x”对应的部分的放大图。
110.参照图6，半导体器件100a可以包括在一对分离结构ms之间在y方向上延伸的第二虚设结构dm2。多个第二虚设结构dm2可以设置为在x方向上平行地间隔开。
111.在一示例实施方式中，每个第二虚设结构dm2在x方向上的最大宽度s3a可以与每个支撑结构sp在x方向上的最大宽度s4a基本上相同。在一示例实施方式中，每个第二虚设结构dm2在x方向上的最大宽度s3a可以大于每个支撑结构sp在x方向上的最大宽度s4a。
112.在一示例实施方式中，每个第二虚设结构dm2在y方向上的最大宽度s3b可以大于每个支撑结构sp在y方向上的最大宽度s4b。在一示例实施方式中，一(1)个第二虚设结构dm2可以在x方向上与四(4)个支撑结构sp重叠。在此实施方式中，一(1)个第二虚设结构dm2在y方向上的宽度s3b可以大于四(4)个支撑结构sp在y方向上的宽度s4b之和。
113.在一示例实施方式中，第二虚设结构dm2可以穿过上分离区ss的至少一部分。
114.图7是示意性地示出根据示例实施方式的半导体器件的平面图的局部放大部分。图7示出了与图1的部分“x”对应的部分的放大图。
115.参照图7，在半导体器件100b中，多个第二虚设结构dm2可以在衬底101的上表面上设置成行和列。
116.在一示例实施方式中，每个第二虚设结构dm2在x方向上的最大宽度s3a可以与每个支撑结构sp在x方向上的最大宽度s4a基本上相同。在一示例实施方式中，每个第二虚设结构dm2在x方向上的最大宽度s3a可以大于每个支撑结构sp在x方向上的最大宽度s4a。
117.在一示例实施方式中，每个第二虚设结构dm2在y方向上的最大宽度s3b可以大于每个支撑结构sp在y方向上的最大宽度s4b。在一示例实施方式中，一(1)个第二虚设结构dm2可以在x方向上与一(1)个支撑结构sp重叠。例如，在y方向上设置在一对分离结构ms之间的第二虚设结构dm2的数量和支撑结构sp的数量可以相同。
118.在一示例实施方式中，随着每个第二虚设结构dm2的尺寸增大，相邻的第二虚设结构dm2之间的距离d8可以增大。
119.图8是示意性地示出根据示例实施方式的半导体器件的平面图的局部放大部分。图8示出了与图1的部分“x”对应的部分的放大图。
120.参照图8，半导体器件100c可以包括具有不同尺寸的第二虚设结构dm2。例如，第二虚设结构dm2可以包括第一组第二虚设结构，其中的每个第二虚设结构具有在y方向上延伸的条形式以在x方向上与两个或更多个支撑结构sp重叠。第二虚设结构dm2还可以包括第二组第二虚设结构，其中的每个第二虚设结构设置为在x方向上与一(1)个支撑结构sp重叠。第一组第二虚设结构中的每个第二虚设结构dm2被示出为与三(3)个支撑结构sp重叠，但不限于此。第二虚设结构dm2的排列和各自的尺寸可以各种各样地改变。在一示例实施方式中，不同尺寸的第二虚设结构dm2可以在x方向上交替地设置。
121.图9是示意性地示出根据示例实施方式的半导体器件的平面图。
122.参照图9，半导体器件100d可以包括主分离区ms1、第一辅助分离区ms2a和第二辅助分离区ms2b。
123.主分离区ms1、第一辅助分离区ms2a和第二辅助分离区ms2b可以穿过参照图3描述的下堆叠结构gs1和上堆叠结构gs2。
124.在平面图上，主分离区ms1可以在x方向上延伸，并且可以在y方向上彼此间隔开。
125.第一辅助分离区ms2a和第二辅助分离区ms2b中的每个可以在x方向上在一对主分离区ms1之间延伸，并且可以设置为在y方向上彼此间隔开。第二辅助分离区ms2b可以设置为与第一辅助分离区ms2a交替。在衬底101的可以是台阶区的第三区r3中，第二辅助分离区
ms2b可以设置为与第一辅助分离区ms2a交替。第一辅助分离区ms2a和第二辅助分离区ms2b可以布置为在y方向上彼此偏移。
126.在一示例实施方式中，第一辅助分离区ms2a可以在y方向上在一对主分离区ms1之间布置为彼此相距第一距离，第二辅助分离区ms2b可以在y方向上在一对主分离区ms1之间布置为彼此相距不同于第一距离的第二距离。
127.图10是示意性地示出根据示例实施方式的半导体器件的截面图。
128.参照图10，在半导体器件100e中，包括参照图1至图5描述的虚设结构dm和支撑结构sp的存储单元结构cell以及外围电路结构peri可以通过接合结构彼此接合。半导体器件100e的存储单元结构cell通过在垂直方向上倒转图3的半导体器件100的存储单元结构cell来示出，并且还可以包括连接到上布线284的上接合结构153和156。外围电路结构peri还可以包括接合到上接合结构153和156并连接到电路布线线路50的下接合结构143和146。
129.下接合结构143和146可以包括连接到电路布线线路50的下接合通路143和连接到下接合通路143的下接合焊盘146。上接合结构153和156可以包括连接到上布线284的上接合通路153和连接到上接合通路153的上接合焊盘156。下接合结构143和146以及上接合结构153和156可以包括例如钨(w)、铝(al)、铜(cu)、钨氮化物(wn)、钽氮化物(tan)、钛氮化物(tin)或其组合。下接合焊盘146和上接合焊盘156可以用作用于接合外围电路结构peri和存储单元结构cell的接合层。此外，下接合焊盘146和上接合焊盘156可以提供外围电路结构peri和存储单元结构cell之间的电连接路径。
130.图10的实施方式可以等同地应用于参照图1至图9描述的半导体器件。
131.图11a至图11d是示意性地示出根据示例实施方式的制造半导体器件的方法的截面图。图11a到11d示出了对应于图3的区域。
132.参照图11a，可以在基础衬底11上形成包括电路器件20和下布线结构的外围电路结构peri，可以在外围电路结构peri上形成衬底101、水平绝缘层110和第二水平导电层104(它们形成存储单元结构cell)，并且可以交替地堆叠第一牺牲绝缘层118和下层间绝缘层120以形成下堆叠结构gs1。接下来，在部分地去除下堆叠结构gs1中的第一牺牲绝缘层118和下层间绝缘层120之后，可以形成贯通牺牲层119a和119b。接下来，在下堆叠结构gs1上交替地堆叠第二牺牲绝缘层218和上层间绝缘层220以形成上堆叠结构gs2之后，可以形成沟道孔chh和第一虚设孔dmh1。
133.首先，可以在基础衬底11中形成器件隔离层，可以在基础衬底11上依次形成电路栅极电介质层22和电路栅电极25。器件隔离层可以通过例如浅沟槽隔离(sti)工艺来形成。电路栅极电介质层22和电路栅电极25可以使用原子层沉积(ald)或化学气相沉积(cvd)来形成。电路栅极电介质层22可以由硅氧化物形成，电路栅电极25可以形成为多晶硅层和金属硅化物层中的至少一种，但不限于此。接下来，可以在电路栅极电介质层22和电路栅电极25的两个侧壁上形成间隔物层24以及在电路栅电极25的两侧在基础衬底11中形成源极/漏极区30。根据实施方式，间隔物层24可以形成为多层。接下来，可以通过执行离子注入工艺来形成源极/漏极区30。
134.在下布线结构当中，可以通过部分地形成外围区绝缘层90、蚀刻并去除其一部分、以及在其中填充导电材料来形成电路接触插塞40。可以通过沉积导电材料然后图案化该导电材料来形成电路布线线路50。
135.外围区绝缘层90可以形成为多个绝缘层。外围区绝缘层90可以在形成下布线结构的操作中部分地形成，并部分地形成在最上面的电路布线线路50上，以最终形成为覆盖电路器件20和下布线结构。
136.接下来，可以在外围区绝缘层90上形成衬底101。衬底101可以由例如多晶硅形成，并且可以通过cvd工艺形成。形成衬底101的多晶硅可以包含杂质。
137.可以在衬底101上依次堆叠构成水平绝缘层110的第一至第三水平绝缘层111、112和113。水平绝缘层110可以通过后续工艺用图3的第一水平导电层102部分地代替。第一水平绝缘层111和第三水平绝缘层113可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111和第三水平绝缘层113可以由与下层间绝缘层120相同的材料形成，第二水平绝缘层112可以由与第一牺牲绝缘层118相同的材料形成。水平绝缘层110可以通过图案化工艺在一些区域中被去除。
138.第二水平导电层104可以形成在水平绝缘层110上，并且可以在已经从其去除了水平绝缘层110的区域中与衬底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，可以覆盖该端部，并且可以延伸到衬底101上。
139.接下来，第一牺牲绝缘层118可以通过后续工艺用第一栅电极130(见图3)部分地代替。第一牺牲绝缘层118可以由与下层间绝缘层120的材料不同的材料形成，并且可以由能够在特定蚀刻条件下以针对下层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，下层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，第一牺牲绝缘层118可以选自硅、硅氧化物、硅碳化物和硅氮化物，并且可以由与下层间绝缘层120的材料不同的材料形成。在实施方式中，下层间绝缘层120的厚度可以不完全相同。下层间绝缘层120和第一牺牲绝缘层118的厚度和数量可以从所示出的那些各种各样地改变。
140.在衬底101的第三区r3中，可以重复地执行使用掩模层的针对第一牺牲绝缘层118的光刻工艺和蚀刻工艺，使得上部的第一牺牲绝缘层118延伸为比下部的第一牺牲绝缘层118短。结果，第一牺牲绝缘层118可以具有台阶形状。
141.接下来，可以形成覆盖第一牺牲绝缘层118和下层间绝缘层120的堆叠结构的上部的盖绝缘层290的一部分。
142.第一贯通牺牲层119a和第二贯通牺牲层119b可以形成为在分别与图4a的下沟道结构ch1和第一下虚设结构dml1对应的位置处穿过下堆叠结构gs1。
143.首先，可以形成与下沟道结构ch1和第一下虚设结构dml1对应的通孔。与下沟道结构ch1对应的每个通孔的宽度可以比与第一下虚设结构dml1对应的每个通孔的宽度窄。
144.由于下堆叠结构gs1的高度，通孔的侧壁可以不垂直于衬底101的上表面。因为与第一下虚设结构dml1对应的每个通孔的宽度可以比与下沟道结构ch1对应的每个通孔的宽度宽，所以通孔可以稳定地形成为向下延伸到衬底101。在示例实施方式中，通孔可以形成为使衬底101的一部分凹陷。可以通过用绝缘材料填充通孔来形成贯通牺牲层119a和119b。
145.上层间绝缘层220和第二牺牲绝缘层218可以交替地堆叠，并且可以以与下堆叠结构gs1类似的方式形成。盖绝缘层290可以形成为覆盖牺牲绝缘层118和218以及层间绝缘层120和220的堆叠结构gs1和gs2的上部。
146.第二牺牲绝缘层218可以是将要通过后续工艺用第二栅电极230代替的层。第二牺牲绝缘层218可以由与下层间绝缘层120和上层间绝缘层220的材料不同的材料形成。例如，
下层间绝缘层120和上层间绝缘层220可以由硅氧化物和硅氮化物中的至少一种形成。第二牺牲绝缘层218可以选自硅、硅氧化物、硅碳化物和硅氮化物，使得第二牺牲绝缘层218可以由与下层间绝缘层120和上层间绝缘层220的材料不同的材料形成。在实施方式中，上层间绝缘层220的厚度可以不完全相同。
147.在衬底101的第三区r3中，可以重复地执行使用掩模层的针对第二牺牲绝缘层218的光刻工艺和蚀刻工艺，使得上部的第二牺牲绝缘层218延伸为比下部的第二牺牲绝缘层218短。结果，第二牺牲绝缘层218可以具有台阶形状。
148.在形成通孔的蚀刻工艺之前，可以在非蚀刻区中(例如，在第二区r2的至少一部分中以及在第三区r3中)的堆叠结构gs1和gs2上形成包括非晶碳层(acl)等的第一掩模层。
149.接下来，以与下堆叠结构gs1类似的方式，可以在与图4a的上沟道结构ch2和第一上虚设结构dmu1对应的位置处执行蚀刻工艺，以形成穿过上堆叠结构gs2的通孔。与上沟道结构ch2对应的每个沟道孔chh的宽度可以比与第一上虚设结构dmu1对应的每个第一虚设孔dmh1的宽度窄。
150.因为每个第一虚设孔dmh1的宽度比每个沟道孔chh的宽度宽，所以第一虚设孔dmh1和沟道孔chh可以稳定地形成为延伸到贯通牺牲层119a和119b。例如，因为与第一掩模层相邻的每个第一虚设孔dmh1的尺寸可以形成为相对较大，所以包括第一虚设孔dmh1和沟道孔chh的通孔可以稳定地形成为延伸到下堆叠结构gs1的上端。
151.在一示例实施方式中，第一虚设孔dmh1和沟道孔chh可以形成为使贯通牺牲层119a和119b的上端的至少一部分凹陷。
152.由于上堆叠结构gs2的高度，穿过上堆叠结构gs2的通孔的侧壁可以不垂直于下堆叠结构gs1的上表面。因此，贯通牺牲层119a和119b的上表面和上堆叠结构gs2的通孔的每个下部的宽度可以是不连续的。
153.参照图11b，可以形成设置在衬底101的第一区r1中的沟道结构ch和设置在衬底101的第二区r2中的第一虚设结构dm1。
154.沟道结构ch和第一虚设结构dm1可以通过去除下堆叠结构gs1的第一贯通牺牲层119a和第二贯通牺牲层119b中的每个以形成从下堆叠结构gs1延伸到上堆叠结构gs2的通孔、然后填充该通孔来形成。
155.因为沟道结构ch和第一虚设结构dm1分别可以在下堆叠结构gs1和上堆叠结构gs2中通过两次蚀刻工艺来形成，所以可在下堆叠结构gs1和上堆叠结构gs2的边界处形成弯曲部分。
156.沟道结构ch可以通过在设置于第一区r1中的通孔中形成沟道层140、栅极电介质层145、沟道掩埋绝缘层150和沟道焊盘255来制备。栅极电介质层145可以形成为具有均匀的厚度。沟道层140可以在每个沟道结构ch中形成在栅极电介质层145上。沟道掩埋绝缘层150可以形成为填充每个沟道结构ch，并且可以由绝缘材料形成。
157.第一虚设结构dm1可以通过在设置于第二区r2中的通孔中形成虚设沟道层140a、虚设栅极电介质层145a、虚设沟道掩埋绝缘层150a和虚设沟道焊盘255a来制备。第一虚设结构dm1的部件可以以与沟道结构ch的部件相同的方式形成，并且可以包括相同的材料。
158.参照图11c，可以在衬底101的第二区r2中形成第二虚设孔dmh2，并且可以在衬底101的第三区r3中形成虚设通孔h。
159.在形成第二虚设孔dmh2和虚设通孔h的蚀刻工艺之前，可以在非蚀刻区中(例如，在第二区r2的至少一部分中以及在第一区r1中)的堆叠结构gs1和gs2上形成包括非晶碳层(acl)等的第二掩模层。
160.对应于图3的支撑结构sp，虚设通孔h可以通过执行蚀刻工艺以同时穿过衬底101的第三区r3中的下堆叠结构gs1和上堆叠结构gs2来形成。每个虚设通孔h的宽度可以比每个沟道结构ch的宽度宽。
161.对应于图3的第二虚设结构dm2，第二虚设孔dmh2可以通过执行蚀刻工艺以同时穿过衬底101的第二区r2中的下堆叠结构gs1和上堆叠结构gs2来形成。第二虚设孔dmh2可以形成为大于虚设通孔h。
162.因为每个第二虚设孔dmh2的宽度比每个虚设通孔h的宽度宽，所以第二虚设孔dmh2和虚设通孔h可以稳定地形成为延伸到衬底101的上表面。例如，因为与第二掩模层相邻的每个第二虚设孔dmh2的尺寸可以形成为相对较大，所以第二虚设孔dmh2和虚设通孔h可以稳定地形成为延伸到衬底101的上表面。
163.在一示例实施方式中，第二虚设孔dmh2和虚设通孔h可以形成为使衬底101的上表面的至少一部分凹陷。
164.因为第二虚设孔dmh2和虚设通孔h同时穿过下堆叠结构gs1和上堆叠结构gs2，所以第二虚设孔dmh2和虚设通孔h可以分别具有在与中间层间绝缘层125相邻的区域中宽度连续地变化而没有弯曲部分的形状。
165.参照图11d，可以通过用绝缘材料填充第二虚设孔dmh2和虚设通孔h来形成第二虚设结构dm2和支撑结构sp。接下来，可以通过在至少部分区域中去除第一至第三水平绝缘层111、112和113来形成第一水平导电层102。接下来，可以通过用导电材料代替牺牲绝缘层118和218来形成栅电极130和230。
166.分别包括虚设绝缘材料层165a和绝缘材料层165的第二虚设结构dm2和支撑结构sp可以分别通过用相同的绝缘材料填充第二虚设孔dmh2和虚设通孔h来形成。
167.根据图11c所示的第二虚设孔dmh2和虚设通孔h的形状，第二虚设结构dm2和支撑结构sp可以具有在与中间层间绝缘层125相邻的区域中宽度连续地变化而没有弯曲部分的形状。
168.接下来，可以在与分离结构ms(参照图1和图5)对应的区域中形成开口。
169.第一至第三水平绝缘层111、112和113可以通过例如湿蚀刻工艺通过开口被去除。在第一至第三水平绝缘层111、112和113的去除工艺期间，栅极电介质层145的在从其去除了第二水平绝缘层112的区域中暴露的部分也可以被去除。在通过在从其去除了第一至第三水平绝缘层111、112和113的区域中沉积导电材料来形成第一水平导电层102之后，可以去除开口中的导电材料。
170.接下来，可以使用湿蚀刻工艺从层间绝缘层120和220以及第二水平导电层104选择性地去除牺牲绝缘层118和218。因此，可以在层间绝缘层120和220之间形成多个隧道部分。形成栅电极130和230的导电材料可以填充隧道部分。导电材料可以包括金属、多晶硅或金属硅化物材料。
171.接下来，一起参照图3，可以通过在开口中填充绝缘材料来形成分离结构ms。接下来，可以形成穿过盖绝缘层290的接触孔，并且可以在接触孔中沉积导电材料以形成接触结
构280。接下来，可以通过形成上接触结构282和上布线284来制造图3的半导体器件100。
172.图12是示意性地示出根据示例实施方式的包括半导体器件的数据存储系统的视图。
173.参照图12，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或更多个半导体器件1100的存储器件，或是包括存储器件的电子设备。例如，数据存储系统1000可以是包括一个或更多个半导体器件1100的固态驱动设备(ssd)、通用串行总线(usb)、计算系统、医疗设备或通信设备。
174.半导体器件1100可以是非易失性存储器件，例如以上参照图1至图11d描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在示例实施方式中，第一结构1100f可以邻近第二结构1100s设置。第一结构1100f可以是外围电路结构，其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100s可以是存储单元结构，其包括位线bl、公共源极线csl、字线wl、第一和第二栅极上部线ul1和ul2、第一和第二栅极下部线ll1和ll2以及在每条位线bl与公共源极线csl之间的存储单元串cstr。
175.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与每条位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2中的每个与上晶体管ut1和ut2中的每个之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据示例实施方式各种各样地改变。
176.在示例实施方式中，上晶体管ut1和ut2中的每个可以包括串选择晶体管，下晶体管lt1和lt2中的每个可以包括地选择晶体管。栅极下部线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，栅极上部线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
177.在示例实施方式中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut1中的至少一个可以用于使用栅极诱导漏极泄漏(gidl)现象来擦除存储在存储单元晶体管mct中的数据的擦除操作。
178.公共源极线csl、第一和第二栅极下部线ll1和ll2、字线wl以及第一和第二栅极上部线ul1和ul2可以通过从第一结构1100f延伸到第二结构1100s中的第一连接布线1115电连接到解码器电路1110。位线bl可以通过从第一结构1100f延伸到第二结构1100s中的第二连接布线1125电连接到页缓冲器1120。
179.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct当中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s中的输入/输出连接布线1135电连接到逻辑电路1130。
180.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。根据实施方式，数据存储系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制所述多个半导体器件1100。
181.处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定的固件来操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括处理与半导体器件1100的通信的nand接口1221。用于控制半导体器件1100的控制命令、将要写入半导体器件1100的存储单元晶体管mct的数据、将要从半导体器件1100的存储单元晶体管mct读取的数据等可以通过nand接口1221传输。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
182.图13是示意性地示出根据一示例实施方式的包括半导体器件的数据存储系统的透视图。
183.参照图13，根据本发明构思的一示例实施方式的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、可被提供为一个或更多个半导体封装的半导体封装2003、以及dram 2004。半导体封装2003和dram 2004可以通过形成在主衬底2001上的布线图案2005连接到控制器2002。
184.主衬底2001可以包括可联接到外部主机的包含多个引脚的连接器2006。连接器2006中的所述多个引脚的数量和排列可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施方式中，数据存储系统2000可以根据通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等中的任何一种接口与外部主机通信。在示例实施方式中，数据存储系统2000可以由通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括电力管理集成电路(pmic)，其向控制器2002和半导体封装2003分配从外部主机供应的电力。
185.控制器2002可以将数据写入半导体封装2003或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
186.dram 2004可以是缓冲存储器，其减小可以是数据存储空间的半导体封装2003与外部主机之间的速度差异。数据存储系统2000中包括的dram2004也可以作为一种高速缓存存储器来操作，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在数据存储系统2000中时，除了控制半导体封装2003的nand控制器之外，控制器2002还可以包括控制dram 2004的dram控制器。
187.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、电连接每个半导体芯片2200和封装衬底2100的连接结构2400、以及在封装衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
188.封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图12的输入/输出焊盘1101。每个半导体芯片2200可以包括堆叠结构3210和存储沟道结构3220。每个半导体芯片2200可以包括根据以上参照图1至10描述的实施方式中的任何一个的半导体器件。
189.在示例实施方式中，连接结构2400可以是电连接输入/输出焊盘2210和封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体
芯片2200可以通过接合线工艺彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。根据实施方式，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过包括贯通硅通路(tsv)的连接结构而不是凭借接合线工艺的连接结构2400彼此电连接。
190.在示例实施方式中，控制器2002和半导体芯片2200可以被包括在一(1)个封装中。在一示例实施方式中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的单独的中介层衬底上，并且控制器2002和半导体芯片2200可以通过形成在中介层衬底上的布线彼此连接。
191.图14和图15是示意性地示出根据一示例实施方式的半导体封装的截面图。图14和图15可以示出图13的半导体封装2003的一示例实施方式，并且可以概念性地示出沿着图13的半导体封装2003的线iii-iii'截取的区域。
192.参照图14，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的上表面上的封装上焊盘2130(见图13)、设置在封装衬底主体部分2120的下表面上或从下表面暴露的下焊盘2125、以及在封装衬底主体部分2120中电连接封装上焊盘2130和下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图13所示的数据存储系统2000的主衬底2001的布线图案2005。
193.每个半导体芯片2200可以包括半导体衬底3010以及依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括包含外围布线3110的外围电路区。第二结构3200可以包括公共源极线3205、在公共源极线3205上的堆叠结构3210、穿过堆叠结构3210的存储沟道结构3220和分离结构ms(参照图5)、电连接到存储沟道结构3220的位线3240、以及电连接到堆叠结构3210的字线wl(参照图12)的栅极接触插塞3235。如以上参照图1至图5所述，每个半导体芯片2200可以包括具有第一区r1、第二区r2和第三区r3的衬底101、设置为穿过第二区r2中的栅电极130和230的虚设结构dm1和dm2、以及设置为穿过第三区r3中的栅电极130和230的支撑结构sp，并且虚设结构dm1和dm2可以包括大于沟道结构ch的第一虚设结构dm1和大于支撑结构sp的第二虚设结构dm2。
194.每个半导体芯片2200可以包括贯通布线3245，其延伸到第二结构3200中并电连接到第一结构3100的外围布线3110。贯通布线3245可以设置在堆叠结构3210外部。每个半导体芯片2200还可以包括输入/输出焊盘2210(参照图13)，其电连接到第一结构3100的外围布线3110。
195.参照图15，在半导体封装2003'中，每个半导体芯片2200b可以包括半导体衬底4010、在半导体衬底4010上的第一结构4100和通过晶片接合工艺接合到第一结构4100的第二结构4200。
196.第一结构4100可以包括包含外围布线4110和第一接合结构4150的外围电路区。第二结构4200可以包括公共源极线4205、在公共源极线4205和第一结构4100之间的堆叠结构4210、穿过堆叠结构4210的存储沟道结构4220和分离结构、以及分别电连接到堆叠结构4210的存储沟道结构4220和字线(图12的wl)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到存储沟道结构4220的位线4240和电连接到堆叠结构4210的字线wl(参照图12)的栅极接触插塞4235而电连接到堆叠结构4210的存储沟道结构4220和字线(图
12中的wl)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时接合。第一接合结构4150和第二接合结构4250的部分可以由例如铜(cu)形成。
197.如放大图所示，每个半导体芯片2200b还可以包括第一虚设结构dm1、第二虚设结构dm2和支撑结构sp。在另一示例中，每个半导体芯片2200b可以包括图10的半导体器件。在另一示例中，每个半导体芯片2200b可以包括其中图1至图9的实施方式应用于图10的实施方式的半导体器件。每个半导体芯片2200b还可以包括电连接到第一结构4100的外围布线4110的输入/输出焊盘(图13的2210)。
198.图14的半导体芯片2200和图15的半导体芯片2200b可以通过接合线形式的连接结构2400彼此电连接。在示例实施方式中，一(1)个半导体封装中的半导体芯片(诸如图14的半导体芯片2200和图15的半导体芯片2200b)也可以通过包括贯通电极tsv的连接结构彼此电连接。
199.通过在设置于单元区中的沟道结构和设置于台阶区中的支撑结构之间形成两种不同类型的虚设结构图案以改善堆叠结构的结构稳定性，可以提供具有提高的可靠性的半导体器件和包括其的数据存储系统。
200.本发明构思的各种优点和效果不限于以上描述，并且可以在描述本发明构思的具体实施方式的过程中被更容易地理解。
201.虽然以上已经示出和描述了示例实施方式，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
202.本技术要求2020年12月14日在韩国知识产权局提交的第10-2020-0174666号韩国专利申请的优先权权益，该韩国专利申请的公开内容通过引用全文合并于此。