一种半导体结构及其制造方法与流程

1.本发明涉及半导体制造技术领域，具体涉及一种半导体结构及其制造方法。


背景技术：

2.在finfet工艺中，磊晶前需进行多步骤的刻蚀工艺，刻蚀与清洁后再进行sige或sip的磊晶，成长于刻蚀后的鳍部上。但由于刻蚀工艺，如硅(fin)刻蚀需要空出足够大的体积给予磊晶成长，因此会有较大的刻蚀量。而较大的刻蚀量会导致硅(fin)周围浅沟槽隔离结构(sti)损失严重。当sti损失的量较大时，则会有以下两种风险：
3.一、sti损失过多使得电流经由栅极底部漏电；
4.二、sti损失过多造成fin侧边裸露，导致磊晶成长于fin与sti底部。这两种风险皆会导致器件失效。


技术实现要素：

5.有鉴于此，本发明提供一种半导体结构及其制造方法，用以解决磊晶制程前刻蚀工艺造成sti损失过大而导致器件失效的问题。
6.本发明提供一种半导体结构的制造方法，包括以下步骤：
7.步骤一、提供衬底，所述衬底表面具有凸出的多个鳍部、覆盖所述鳍部底部侧壁的沟槽隔离结构以及覆盖所述浅沟槽隔离结构和所述鳍部表面的氮化硅层；
8.步骤二、刻蚀去除所述氮化硅层；
9.步骤三、淀积一层碳涂层，所述碳涂层覆盖所述浅沟槽隔离结构的表面；
10.步骤四、刻蚀去除位于所述浅沟槽隔离结构上方的鳍部；
11.步骤五、利用碳涂层剥除工艺去除所述碳涂层；
12.步骤六、利用湿法清洗工艺去除所述衬底表面残留的刻蚀物；
13.步骤七、在剩余的所述鳍部表面磊晶生长一磊晶结构。
14.优选地，步骤一中所述鳍部的材料为硅。
15.优选地，步骤二中所述刻蚀采用干法刻蚀工艺，以所述浅沟槽隔离结构为停止层。
16.优选地，步骤三中所述碳涂层的厚度为5～20nm。
17.优选地，步骤七中所述磊晶结构利用分子束磊晶成长、液相磊晶成长或气相磊晶成长方式形成。
18.优选地，步骤七中形成于每一鳍部上的磊晶结构与其相邻的磊晶结构被间隙所隔开。
19.本发明还提供一种半导体结构，包括：
20.衬底；
21.覆盖所述鳍部底部侧壁的浅沟槽隔离结构；
22.形成于所述衬底表面具有凸出的磊晶结构的鳍部。
23.本发明对epi光刻后、磊晶成长前的刻蚀过程进行改进，在氮化硅(sin)刻蚀和硅
(fin)刻蚀工艺间增加碳涂层(soc)淀积的工艺，保护sti免受刻蚀损失，提高了器件良率；并且，在sti受保护的情况下，硅刻蚀可以更有效的调整刻蚀轮廓。
附图说明
24.通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
25.图1显示为现有finfet工艺中磊晶制程前氮化硅刻蚀前后的半导体结构的对比示意图；
26.图2显示为现有finfet工艺中磊晶制程前硅(fin)刻蚀前后的半导体结构的对比示意图；
27.图3显示为现有finfet工艺中形成磊晶的半导体结构的示意图；
28.图4显示为本发明实施例的半导体结构的制造方法的流程图；
29.图5-图9显示为本发明实施例的半导体结构的制造方法中各步骤的结构示意图。
30.附图标记说明：
31.11-衬底；12-浅沟槽隔离结构；13-鳍部；14-氮化硅层；15-碳涂层；16-磊晶结构。
具体实施方式
32.以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
33.此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
34.除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
35.在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
36.在finfet工艺中，需要有磊晶(epitaxy)制程以增强器件性能。磊晶工艺提供了器件较低的电阻以及通道所需的挤压或拉伸作用力，可以大幅度地增加器件电流。磊晶制程前需进行多步骤的刻蚀工艺，包括氮化硅(sin)刻蚀、硅(fin)刻蚀以及刻蚀后的湿式清洁。
37.其中，如图1所示，在氮化硅(sin)刻蚀步骤，由于要控制鳍间隙的残留量以及确保底部sin被打开，浅沟槽隔离结构(sti)须有一定量的刻蚀量，相比刻蚀前sti高度降低；如图2所示，在硅(fin)刻蚀步骤，由于需要空出足够大的体积给予磊晶成长，以及足够的深度与侧向刻蚀以增加信道面积及减少信道距离，sti要有较大的刻蚀量，sti高度进一步降低；刻蚀后的湿式清洁工艺也会造成sti损失。
38.综上所述，磊晶前的刻蚀工艺皆会造成sti损失，而sti损失过大，如图3所示，会导致磊晶成长于fin与sti底部，产生额外漏电与缺陷。因此，本发明提出一种半导体结构及其制造方法。下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
39.图4显示为本发明实施例的半导体结构的制造方法的流程图。
40.如图4所示，包括以下步骤：
41.步骤一、如图5所示，提供衬底11，所述衬底11表面具有凸出的多个鳍部13、覆盖鳍部底部侧壁的浅沟槽隔离结构12以及覆盖浅沟槽隔离结构和鳍部表面的氮化硅层14。
42.本发明实施例中，鳍部13的材料为硅。衬底11可以是单晶硅、多晶硅或非晶硅；衬底11也可以是硅、锗、砷化镓或硅锗化合物；衬底11还可以具有外延层或绝缘体上的硅衬底(soi衬底)；衬底11还可以是其它半导体材料。浅沟槽隔离结构12的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。
43.形成鳍部13的过程可以包括：在衬底11的表面上形成图案化的掩膜层，图案化的掩膜层定义了鳍部的宽度、长度以及位置等，然后以图案化的掩膜层为掩膜蚀刻所述衬底11，以形成鳍部13。
44.形成浅沟槽隔离结构12的过程可以包括：形成沟槽，并在该沟槽的底部与侧壁依序形成线型氧化层；在所述沟槽中填充隔离材料；进行平坦化制程，以形成浅沟槽隔离结构12。
45.当然，上述形成鳍部13和形成浅沟槽隔离结构12的方法仅作为示例，并不构成对本发明的限制，对于其它适合的方法也可适用。
46.步骤二，如图6所示，刻蚀去除氮化硅层14。
47.本发明实施例中，采用干法刻蚀工艺对氮化硅层14进行刻蚀，以浅沟槽隔离结构12为停止层。
48.步骤三，如图7所示，淀积一层碳涂层15，碳涂层15覆盖浅沟槽隔离结构12的表面。
49.碳涂层(spin-on-carbon,soc)，其主要成分是高c含量的聚合物。本发明实施例中，碳涂层15的厚度为5～20nm。碳涂层15用于保护浅沟槽隔离结构12不受后续硅(fin)刻蚀的损失，抑制浅沟槽隔离结构12损失过大状况的发生。碳涂层15可采用化学气相沉积(cvd)形成，当然也可采用其他适合地方法。
50.步骤四，如图8所示，刻蚀去除位于浅沟槽隔离结构12上方的鳍部13。
51.在步骤四进行硅(fin)刻蚀，本发明实施例中，原本工艺的硅(fin)刻蚀步骤可正常进行，并且增加适当的刻蚀量即达到器件性能目标。原工艺中，由于硅刻蚀会产生一定量的sti损耗，因此在进行刻蚀深度及宽度轮廓调整时受到限制。而本发明实施例在sti受保护的情况下，硅刻蚀可以更有效的调整刻蚀轮廓。
52.步骤五，如图8所示，利用剥除工艺去除碳涂层15。
53.具体地，利用等离子体将碳涂层15剥除。当然，也可用其他适用的方法。
54.原本工艺中的碳涂层剥除工艺将会一同剥除保护性碳涂层15，不影响后续工艺。
55.步骤六，利用湿法清洗工艺去除衬底表面残留的刻蚀物。
56.具体地，刻蚀后，衬底表面存在上一道工序所遗留的超微细颗粒物、金属残留、有机物残留，这些颗粒或残留物会影响器件最终的良率，因此，进行刻蚀清洗，去除光刻胶和聚合物、去除固体残余物。本发明实施例中，采用湿法清洗工艺清洗所述衬底以去除刻蚀物。
57.步骤七，如图9所示，在剩余的鳍部13表面磊晶生长一磊晶结构16。
58.本发明实施例中，磊晶结构16利用分子束磊晶成长、液相磊晶成长或气相磊晶成
长方式形成。形成于每一鳍部上的磊晶结构与其相邻的磊晶结构被间隙所隔开。
59.本发明实施例通过在氮化硅(sin)刻蚀和硅(fin)刻蚀工艺间增加淀积碳涂层(soc)的步骤，解决了sti损失过大的问题，降低栅极底部漏电问题和fin侧边裸露造成磊晶缺陷问题产生的风险，提升了器件性能。并且，解决了硅刻蚀刻蚀量受限制的问题，在浅沟槽隔离结构受保护的情况下，硅刻蚀可以更有效的调整刻蚀轮廓。
60.图9显示为本发明实施例的半导体结构的示意图。如图9所示，包括衬底11、形成于衬底表面具有凸出的磊晶结构16的鳍部13、以及覆盖鳍部底部侧壁的浅沟槽隔离结构12。
61.应当理解，许多其他层也可以存在，例如间隔元件和/或其他合适的部件，为了简化，图示中予以省略。
62.本发明实施例的半导体结构在形成过程中通过增加碳涂层(soc)作保护层，避免了浅沟槽隔离结构12损失过大的问题，进而提升了器件性能。
63.以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。