半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.闪存(flash memory)是一种非易失性存储器，在没有电流供应的条件下也能够长久地保持数据，即断电数据也不会丢失。闪存在电擦除和重复编程时不需要特殊的高电压，以及具有制作成本低、存储密度大等特点，使其成为非易失性半导体存储技术的主流。其独特的性能使其广泛的运用于各个领域，包括嵌入式系统，如电信交换机、蜂窝电话、网络互连设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储器类产品。
3.etox(erasable programmable read only memory with tunnel oxide，可擦除可编程只读寄存器隧道氧化层)结构的闪存属于一种非易失性闪存，其特点是应用程序可以直接在闪存内运行，不必再把代码读到系统随机存储器中，从而使其具有较高的传输效率，因此，该结构的闪存的应用比较广泛。
4.然而，现有闪存技术形成的etox结构有待进一步改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括存储区和外围区；位于所述存储区内的若干第一有源区和位于所述外围区内的若干第二有源区，相邻第一有源区之间具有第一沟槽，相邻第二有源区之间具有第二沟槽；位于所述第一有源区上和所述第二有源区上的浮栅，所述外围区上相邻所述浮栅之间具有第三沟槽，所述第三沟槽与第二沟槽连通，所述第三沟槽底部暴露出部分所述第二有源区顶部表面；位于所述第一沟槽暴露出所述第一有源区表面、所述第二沟槽和所述第三沟槽暴露出的所述第二有源区表面的内衬层，所述第一有源区的侧壁和顶部之间具有第一顶角，所述第二有源区的侧壁和顶部之间具有第二顶角，所述第二顶角的曲率大于所述第一顶角的曲率。
7.可选的，所述第一沟槽和所述第二沟槽内具有隔离层。
8.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括存储区和外围区；在所述衬底上形成浮栅材料层；去除部分所述浮栅材料层和部分所述衬底，在所述存储区内形成若干第一有源区和相邻第一有源区之间的第一沟槽，在所述外围区内形成若干第二有源区和相邻第二有源区之间的第二沟槽，以所述浮栅材料层形成浮栅，所述外围区上相邻所述浮栅之间具有第三沟槽，所述第三沟槽与所述第二沟槽连通，所述第三沟槽底部暴露出部分所述第二有源区顶部表面；对所述第一沟槽暴露出所述第一有源区表面、所述第二沟槽和所述第三沟槽暴露出的所述第二有源区表面进行氧化处理，形成内衬层，所述第一有源区的侧壁和顶部之间具有第一顶角，所述第二有源
区的侧壁和顶部之间具有第二顶角，所述第二顶角的曲率大于所述第一顶角的曲率。
9.可选的，还包括：在形成所述内衬层之前，在所述浮栅表面形成硬掩膜层。
10.可选的，在形成所述第一沟槽后，形成所述第二沟槽和所述第三沟槽。
11.可选的，所述若干第一有源区、所述若干第二有源区、所述第一沟槽、所述第二沟槽和所述第三沟槽、所述浮栅和所述硬掩膜层的形成方法包括：在所述浮栅材料层的表面形成硬掩膜材料层；图形化所述硬掩膜材料层，形成过渡硬掩膜层，所述过渡硬掩膜层暴露出所述存储区上的所述浮栅材料层的部分表面；以所述过渡硬掩膜层为掩膜，刻蚀所述浮栅材料层和所述存储区，形成所述第一沟槽和所述第一有源区，以所述浮栅材料层形成过渡浮栅；在所述第一沟槽内形成保护层，所述保护层还位于所述过渡浮栅侧壁和所述过渡硬掩膜层侧壁；形成所述保护层后，图形化所述过渡硬掩膜层，形成硬掩膜层，所述硬掩膜层暴露出所述外围区上的所述过渡浮栅的部分表面；以所述硬掩膜层为掩膜，刻蚀所述过渡浮栅和所述外围区，形成所述第二有源区、所述第二沟槽、所述第三沟槽和所述浮栅；形成所述第二有源区后，去除所述保护层。
12.可选的，刻蚀所述过渡浮栅和所述外围区的工艺包括第一干法刻蚀工艺。
13.可选的，所述第一干法刻蚀工艺对浮栅材料层和衬底的刻蚀选择比范围为1：1至5：1。
14.可选的，在形成所述第二沟槽和所述第三沟槽后，形成所述第一沟槽。
15.可选的，所述若干第一有源区、所述若干第二有源区、所述第一沟槽、所述第二沟槽和所述第三沟槽、所述浮栅和所述硬掩膜层的形成方法包括：在所述浮栅材料层的表面形成硬掩膜材料层；图形化所述硬掩膜材料层，形成过渡硬掩膜层，所述过渡硬掩膜层暴露出所述外围区上的所述浮栅材料层的部分表面；以所述过渡硬掩膜层为掩膜，刻蚀所述浮栅材料层和所述外围区，形成所述第三沟槽、所述第二沟槽和所述第二有源区，以所述浮栅材料层形成过渡浮栅；在所述第二沟槽和所述第三沟槽内形成保护层，所述保护层还位于所述过渡硬掩膜层侧壁；形成所述保护层后，图形化所述过渡硬掩膜层，形成硬掩膜层，所述硬掩膜层暴露出所述存储区上的所述过渡浮栅的部分表面；以所述硬掩膜层为掩膜，刻蚀所述过渡浮栅和所述存储区，形成所述第一有源区、所述第一沟槽和所述浮栅；形成所述第一有源区后，去除所述保护层。
16.可选的，刻蚀所述浮栅材料层和所述外围区的工艺包括第一干法刻蚀工艺。
17.可选的，所述第一干法刻蚀工艺对浮栅材料层和衬底的刻蚀选择比范围为1：1至5：1。
18.可选的，形成所述内衬层之前，且在形成所述浮栅后，还包括：回刻蚀所述硬掩膜层，使部分所述浮栅顶部表面暴露。
19.可选的，回刻蚀所述硬掩膜层的工艺包括湿法刻蚀工艺。
20.可选的，在形成所述浮栅材料层前，还在所述衬底上形成隧穿氧化材料层；所述隧穿氧化材料层被刻蚀形成隧穿氧化层。
21.可选的，形成所述内衬层后，还包括：在所述第一沟槽和所述第二沟槽内形成隔离层。
22.可选的，所述氧化处理工艺包括原位水汽生成工艺。
23.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
24.本发明技术方案提供的半导体结构的形成方法中，对所述第一沟槽暴露出所述第一有源区表面、所述第二沟槽和所述第三沟槽暴露出的所述第二有源区表面进行氧化处理，形成内衬层，所述第一有源区的侧壁和顶部之间具有第一顶角，所述第二有源区的侧壁和顶部之间具有第二顶角，所述第二顶角的曲率大于所述第一顶角的曲率。在所述内衬层的形成过程中，所述第二有源区顶角相比所述第一有源区顶角暴露较多，因此，所述第二有源区顶角在氧化反应过程中消耗较多，进而使所述第二顶角的曲率大于所述第一顶角的曲率，针对存储区和外围区不同的器件需求，形成存储区和外围区具有不同顶角圆度的有源区，减少外围区因有源区顶角圆度差而导致的mos管器件漏电问题的产生，利于提高器件性能。
附图说明
25.图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图；
26.图4至图9是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图；
27.图10至图12是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
28.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
29.如背景技术所述，采用现有的闪存技术形成的etox结构有待进一步提高。现结合一种半导体结构的形成方法进行说明分析。
30.图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图。
31.请参考图1，提供衬底100，所述衬底100包括存储区cell和外围区peri；在所述衬底100上形成隧穿氧材料层101、位于隧穿氧材料层101上的浮栅材料层102、位于浮栅材料层102上的硬掩膜材料层103。
32.请参考图2，刻蚀所述硬掩膜材料层103、所述浮栅材料层102、所述隧穿氧化材料层101和所述衬底100，在所述存储区cell内形成第一有源区104、相邻所述第一有源区104之间以及所述存储区cell上的所述硬掩膜材料层103、所述浮栅材料层102、所述隧穿氧化材料层101内具有第一沟槽105，在所述外围区peri内形成第二有源区106、相邻所述第二有源区106之间以及所述外围区peri上的所述硬掩膜材料层103、所述浮栅材料层102、所述隧穿氧材料层101内具有第二沟槽107。
33.请参考图3，在所述第一沟槽105底部和侧壁、所述第二沟槽107底部和侧壁形成内衬层108。
34.上述方法中，所述内衬层108的材料为氧化硅，形成所述内沉层108后，在所述第一沟槽105形成存储区cell的浅沟槽隔离区，在所述第二浅沟槽108形成外围区peri的浅沟槽隔离区。在所述内衬层108的形成过程中，通常采用两次原位水汽法氧化过程，使所述第一有源区104和所述第二有源区106的顶部边角corner因在氧化过程中被消耗而变圆，从而降低所述顶部边角corner的圆度，该方法获得的存储区cell和外围区peri的有源区的顶部边角具有相同的圆度。
35.然而，存储区cell器件和外围区peri器件对有源区顶部边角的圆度要求不同，存储区cell的器件相对于外围区peri的器件，对顶部边角的圆度要求较低，而外围区peri的逻辑电路对有源区顶部边角的圆度要求较高，外围区peri的有源区顶部边角圆度差会导致mos管器件漏电等问题。
36.为了解决上述问题，本发明提供一种半导体结构及其形成方法，对所述第一沟槽暴露出所述第一有源区表面、所述第二沟槽和所述第三沟槽暴露出的所述第二有源区表面进行氧化处理，形成内衬层，所述第一有源区的侧壁和顶部之间具有第一顶角，所述第二有源区的侧壁和顶部之间具有第二顶角，所述第二顶角的曲率大于所述第一顶角的曲率。在所述内衬层的形成过程中，所述第二有源区顶角相比所述第一有源区顶角暴露较多，因此，所述第二有源区顶角在氧化反应过程中消耗较多，进而使所述第二顶角的曲率大于所述第一顶角的曲率，针对存储区和外围区不同的器件需求，形成存储区和外围区具有不同顶角圆度的有源区，减少外围区因有源区顶角圆度差而导致的mos管器件漏电问题的产生，利于提高器件性能。
37.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
38.图4至图9是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
39.请参考图4，提供衬底200，所述衬底200包括存储区i和外围区ii。
40.本实施例中，所述衬底200的材料为单晶硅。其他实施例中，所述衬底可以是多晶硅或非晶硅，也可以是锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。
41.所述存储区i用于形成存储器件，所述外围区ii用于形成外围器件。
42.本实施例中，所述存储区i内具有第一双深阱区(图中未示出)、位于所述第一双深阱区上的重掺阱区(图中未示出)和位于所述重掺阱区上的调整阈值电压区(图中未示出)。具体地，所述第一双深阱区的导电类型为n型，所述重掺阱区的导电类型为p型。
43.本实施例中，所述外围区ii内具有第二深阱区(图中未示出)，所述第二深阱区的导电类型为n型。
44.请继续参考图4，在所述衬底200上形成浮栅材料层201。
45.本实施例中，在形成所述浮栅材料层201前，还在所述衬底200上形成隧穿氧化材料层202。
46.后续，去除部分所述浮栅材料层201和部分所述衬底200，在所述存储区i内形成若干第一有源区和相邻第一有源区之间的第一沟槽，在所述外围区ii内形成若干第二有源区和相邻第二有源区之间的第二沟槽，以所述浮栅材料层201形成浮栅，所述外围区ii上相邻所述浮栅之间具有第三沟槽，所述第三沟槽与所述第二沟槽连通，所述第三沟槽底部暴露出部分所述第二有源区顶部表面；对所述第一沟槽暴露出所述第一有源区表面、所述第二沟槽和所述第三沟槽暴露出的所述第二有源区表面进行氧化处理，形成内衬层。
47.本实施例中，在形成所述内衬层之前，在所述浮栅表面形成硬掩膜层。所述硬掩膜层用于作为掩膜，形成所述若干第二有源区、所述第二沟槽和所述第三沟槽。
48.本实施例中，在形成所述第一沟槽后，形成所述第二沟槽和所述第三沟槽。另一实施例中，在形成所述第二沟槽和所述第三沟槽后，形成所述第一沟槽。
49.本实施例中，所述若干第一有源区、所述若干第二有源区、所述第一沟槽、所述第
二沟槽和所述第三沟槽、所述浮栅和所述硬掩膜层的形成方法请参考图5至图7。
50.请参考图5，在所述浮栅材料层201的表面形成硬掩膜材料层(图中未示出)；图形化所述硬掩膜材料层，形成过渡硬掩膜层203，所述过渡硬掩膜层203暴露出所述存储区i上的所述浮栅材料层201的部分表面；以所述过渡硬掩膜层203为掩膜，刻蚀所述浮栅材料层201和所述存储区i，形成所述第一沟槽204和所述第一有源区205，以所述浮栅材料层201形成过渡浮栅206。
51.刻蚀所述浮栅材料层201和所述存储区i的工艺包括第二干法刻蚀工艺。所述第二干法刻蚀工艺有利于形成较好的开口形貌。
52.所述过渡硬掩膜层203的形成方法包括：在所述硬掩膜材料层表面形成第一光刻胶材料层(图中未示出)；图形化所述第一光刻胶材料层，形成第一光刻层(图中未示出)，所述第一光刻层暴露出所述存储区i上的部分所述硬掩材料层表面；以所述第一光刻层为掩膜，刻蚀所述硬掩膜材料层。
53.请参考图6，在所述第一沟槽205内形成保护层208，所述保护层208还位于所述过渡浮栅206侧壁和所述过渡硬掩膜层203侧壁。
54.具体地，所述保护层208还位于所述过渡硬掩膜层203表面；所述保护层208表面还具有第二光刻胶材料层209。在后续第二沟槽的刻蚀过程中，所述保护层208用于保护所述第一沟槽205不会被进一步刻蚀。所述第二光刻胶材料层209用于图形化所述过渡硬掩膜层203，形成硬掩膜层。
55.所述保护层208的材料包括有机聚合物。所述有机聚合物具有流动性，易于在所述第一沟槽205内填充。本实施例中，所述保护层208的材料为碳涂层(spin-on-carbon,soc)材料。
56.请参考图7，形成所述保护层208后，图形化所述过渡硬掩膜层203，形成硬掩膜层210，所述硬掩膜层210暴露出所述外围区ii上的所述过渡浮栅206的部分表面；以所述硬掩膜层210为掩膜，刻蚀所述过渡浮栅206和所述外围区ii，形成所述第二有源区211、所述第二沟槽212、所述第三沟槽213和所述浮栅214；形成所述第二有源区211后，去除所述保护层208。
57.具体地，所述硬掩膜层210的形成方法还包括：图形化所述第二光刻胶材料层209，形成第二光刻层(图中未示出)，所述第二光刻层暴露出所述外围区ii上的部分所述过渡硬掩膜层203表面；以所述第二光刻层为掩膜，刻蚀所述过渡硬掩膜层203。
58.相邻第二有源区211之间具有第二沟槽212，所述外围区ii上相邻所述浮栅214之间具有第三沟槽213，所述第三沟槽213与所述第二沟槽212连通，所述第三沟槽213底部暴露出部分所述第二有源区211顶部表面。
59.刻蚀所述过渡浮栅206和所述外围区ii的工艺包括第一干法刻蚀工艺。
60.所述第一干法刻蚀工艺对浮栅材料层201和衬底200的刻蚀选择比范围为1：1至5：1。选择所述刻蚀选择的范围的原因在于，使所述浮栅材料层201相对于所述衬底200容易被刻蚀，使所述第三沟槽213底部暴露出部分所述第二有源区211顶部表面，同时避免对形成的所述外围区ii上的浮栅214的过刻蚀。
61.本实施例中，所述第二有源区211、所述第二沟槽212、所述第三沟槽213采用一次干法刻蚀工艺形成。其他实施例中，可以不限于一次干法刻蚀工艺，如可以采用多次刻蚀工
艺形成。
62.本实施例中，所述隧穿氧化材料层202被刻蚀形成隧穿氧化层215。
63.本实施例中，形成所述内衬层之前，且在形成所述浮栅214后，还请参考图8。
64.请参考图8，回刻蚀所述硬掩膜层210，使部分所述浮栅214顶部表面暴露。
65.回刻蚀所述硬掩膜层210的目的在于，增大相邻硬掩膜层210之间的开口，利于后续在所述第一沟槽和第二沟槽内的隔离层材料的填充。其他实施例中，可以不回刻蚀所述硬掩膜层210。
66.回刻蚀所述硬掩膜层210的工艺包括湿法刻蚀工艺。本实施例中，采用磷酸溶液对所述硬掩膜层210进行刻蚀。
67.请参考图9，对所述第一沟槽205暴露出所述第一有源区204表面、所述第二沟槽212和所述第三沟槽213暴露出的所述第二有源区211表面进行氧化处理，形成内衬层216，所述第一有源区204的侧壁和顶部之间具有第一顶角e，所述第二有源区211的侧壁和顶部之间具有第二顶角d，所述第二顶角d的曲率大于所述第一顶角e的曲率。
68.本实施例中，所述氧化处理工艺包括原位水汽生成工艺。所述氧化处理用于形成隔离层和所述第一有源区204、所述第二有源区211之间的保护层。同时，在所述内衬层216的形成过程中，所述第二有源区211顶角相比所述第一有源区204顶角暴露较多，因此，所述第二有源区211顶角在氧化反应过程中消耗较多，进而使所述第二顶角d的曲率大于所述第一顶角e的曲率，针对存储区i和外围区ii不同的器件需求，形成存储区i和外围区ii具有不同顶角圆度的有源区，减少外围区ii因有源区顶角圆度差而导致的mos管器件漏电问题的产生，利于提高器件性能。
69.本实施例中，所述内衬层216还位于所述浮栅214侧壁和所述硬掩膜层210侧壁。
70.形成所述内衬层216后，还在所述第一沟槽205和所述第二沟槽212内形成隔离层(图中未示出)。
71.相应的，本发明技术方案还提供一种上述形成方法所形成的半导体结构的实施例，请继续参考图9，包括：衬底200，所述衬底200包括存储区i和外围区ii；位于所述存储区i内的若干第一有源区204和位于所述外围区ii内的若干第二有源区211，相邻第一有源区204之间具有第一沟槽205，相邻第二有源区211之间具有第二沟槽212；位于所述第一有源区204和所述第二有源区211上的浮栅214，所述外围区ii上相邻所述浮栅214之间具有第三沟槽213，所述第三沟槽213与第二沟槽212连通，所述第三沟槽213底部暴露出部分所述第二有源区211顶部表面；位于所述第一沟槽205暴露出所述第一有源区204表面、所述第二沟槽212和所述第三沟槽213暴露出的所述第二有源区211表面的内衬层216，所述第一有源区204的侧壁和顶部之间具有第一顶角e，所述第二有源区211的侧壁和顶部之间具有第二顶角d，所述第二顶角d的曲率大于所述第一顶角e的曲率。
72.所述第一沟槽205和所述第二沟槽212内具有隔离层(图中未示出)。
73.图10至图12是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。
74.本实施例中，与上一实施的不同点在于，所述第一沟槽与所述第二沟槽、所述第三沟槽的形成先后顺序。本实施例中，在形成所述第二沟槽和所述第三沟槽后，形成所述第一沟槽。具体地，所述若干第一有源区、所述若干第二有源区、所述第一沟槽、所述第二沟槽和
所述第三沟槽、所述浮栅和所述硬掩膜层的形成方法，请在图4的基础上，继续参考图10至图12。
75.请参考图10，在所述浮栅材料层201的表面形成硬掩膜材料层(图中未示出)；图形化所述硬掩膜材料层，形成过渡硬掩膜层301，所述过渡硬掩膜层301暴露出所述外围区ii上的所述浮栅材料层201的部分表面；以所述过渡硬掩膜层301为掩膜，刻蚀所述浮栅材料层201和所述外围区ii，形成所述第三沟槽302、所述第二沟槽303和所述第二有源区304，以所述浮栅材料层201形成过渡浮栅305。
76.相邻第二有源区304之间具有第二沟槽303。
77.后续，以所述外围区ii上的所述过渡浮栅305作为外围区ii上的浮栅。所述外围区ii上相邻所述浮栅之间具有第三沟槽302，所述第三沟槽302与所述第二沟槽303连通，所述第三沟槽302底部暴露出部分所述第二有源区304顶部表面。
78.刻蚀所述浮栅材料层201和所述外围区ii的工艺包括第一干法刻蚀工艺。
79.所述第一干法刻蚀工艺对浮栅材料层201和衬底200的刻蚀选择比范围为1：1至5：1。
80.请参考图11，在所述第二沟槽303和所述第三沟槽302内形成保护层306，所述保护层306还位于所述过渡硬掩膜层301侧壁。
81.具体地，所述保护层306还位于所述过渡硬掩膜层301表面；所述保护层306表面还具有第二光刻胶材料层307。在后续第一沟槽的刻蚀过程中，所述保护层306用于保护所述第二沟槽303和所述第三沟槽302不会被进一步刻蚀。所述第二光刻胶材料层307用于图形化所述过渡硬掩膜层301，形成硬掩膜层。
82.请参考图12，形成所述保护层306后，图形化所述过渡硬掩膜层301，形成硬掩膜层308，所述硬掩膜层308暴露出所述存储区i上的所述过渡浮栅305的部分表面；以所述硬掩膜层308为掩膜，刻蚀所述过渡浮栅305和所述存储区i，形成所述第一有源区309、所述第一沟槽310和所述浮栅311；形成所述第一有源区309后，去除所述保护层306。
83.具体地，所述硬掩膜层308的形成方法还包括：图形化所述第二光刻胶材料层307，形成第二光刻层(图中未示出)，所述第二光刻层暴露出所述存储区i上的部分所述过渡硬掩膜层301表面；以所述第二光刻层为掩膜，刻蚀所述过渡硬掩膜层301。
84.本实施例中，所述隧穿氧化材料层202被刻蚀形成隧穿氧化层312。
85.本实施例中，其他结构的形成方法请参考上一实施例，在此不再赘述。
86.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。