半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

1、随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。

2、鳍式场效应晶体管(fin field-effect transistor，finfet)的栅极成类似鱼鳍的叉状3d架构。finfet的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。

3、现有技术的一种半导体结构形成方法中，在基底上形成掩膜材料层，所述基底包括第一隔离区、有效区和第二隔离区，且在与鳍部的延伸方向垂直的方向上，第一隔离区、有效区和第二隔离区依次排布且两两相邻。然后，刻蚀掩膜材料层，以在有效区上形成若干鳍掩膜结构。接着，以若干鳍掩膜结构为掩膜刻蚀基底，形成若干鳍部。

4、然而，当第一隔离区和第二隔离区宽度不同时，刻蚀掩膜材料层的工艺在第一隔离区和有效区交界处、第二隔离区和有效区交界处形成不同的刻蚀负载，导致有效区上与第一隔离区相邻的鳍掩膜结构和与第二隔离区相邻的鳍掩膜结构之间的宽度偏差大，造成与第一隔离区相邻的鳍部、与第二隔离区相邻的鳍部之间的宽度偏差大，从而，形成的半导体结构在各处的电学特性均一性差、不稳定。

技术实现思路

1、本发明解决的技术问题是提供一种半导体结构及其形成方法，以使半导体结构的电学特性均一、稳定。

2、为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括沿第一方向排列的第一隔离区、器件区和第二隔离区，所述第一隔离区和第二隔离区在所述第一方向上的宽度不同；在所述器件区上形成相互分立的第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构，所述第一初始掩膜结构与第一隔离区相邻，所述第三初始掩膜结构与第二隔离区相邻，若干第二掩膜结构位于第一初始掩膜结构和第三初始掩膜结构之间；进行若干次循环处理，以减小第一初始掩膜结构的宽度和第三初始掩膜结构的宽度的宽度差，形成第一掩膜结构和第三掩膜结构；以所述第一掩膜结构、若干第二掩膜结构和第三掩膜结构为掩膜，刻蚀第一隔离区、器件区和第二隔离区，形成衬底、以及位于衬底上的若干鳍部；其中，每次循环处理的方法包括：在所述第一隔离区、器件区、第二隔离区、第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构的表面形成牺牲膜；刻蚀所述牺牲膜、第一初始掩膜结构和第三初始掩膜结构，直至暴露出所述第二掩膜结构的侧壁表面。

3、可选的，所述第一初始掩膜结构的宽度和第三初始掩膜结构的宽度均大于第二掩膜结构的宽度。

4、可选的，所述在所述器件区上形成相互分立的第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构，包括：在所述第一隔离区、器件区和第二隔离区表面形成掩膜结构材料层；采用自对准双重成像工艺或自对准多重成像工艺，在器件区上的掩膜结构材料层表面形成相互分立的若干侧墙；以若干侧墙为掩膜，对所述掩膜结构材料层进行干法刻蚀，直至暴露出所述第一隔离区、器件区和第二隔离区表面，所述干法刻蚀的工艺中，反应形成刻蚀副产物的速度大于刻蚀副产物的挥发速度。

5、可选的，采用原位原子层刻蚀工艺，沿平行于基底表面的方向刻蚀所述牺牲膜、第一初始掩膜结构和第三初始掩膜结构。

6、可选的，所述第一隔离区的宽度小于第二隔离区的宽度，所述第一初始掩膜结构的宽度小于第三初始掩膜结构的宽度。

7、可选的，在平行于基底表面的方向上，所述原位原子层刻蚀工艺对所述第一初始掩膜结构、以及所述第一初始掩膜结构表面的牺牲膜的刻蚀速率，小于对所述第三初始掩膜结构、以及所述第三初始掩膜结构表面的牺牲膜的刻蚀速率，并且，所述第一掩膜结构的宽度和第三掩膜结构的宽度均大于第二掩膜结构的宽度。

8、可选的，在所述循环处理中，采用原位原子层沉积工艺，在所述第一隔离区、器件区、第二隔离区、第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构表面形成牺牲膜。

9、可选的，所述牺牲膜的材料包括氧化硅。

10、可选的，所述原位原子层沉积工艺采用的气体包括氨基硅烷和氧气。

11、可选的，所述原位原子层刻蚀工艺的参数包括：反应气体包括cxhyfz，并且，x/z的范围是1:4～1:1；偏置电压为0伏；压强范围是5毫托～50毫托；源功率为50w～300w。

12、可选的，所述原位原子层沉积工艺和原位原子层刻蚀工艺在同一反应腔内进行。

13、可选的，所述原位原子层沉积工艺与所述原位原子层刻蚀工艺的温度偏差在50摄氏度以内。

14、可选的，所述原位原子层沉积工艺的参数还包括温度范围是50摄氏度～120摄氏度，所述原位原子层刻蚀工艺的参数还包括温度范围是50摄氏度～120摄氏度。

15、可选的，所述若干鳍部包括与第一隔离区相邻的第一鳍、与第二隔离区相邻的第三鳍、以及位于第一鳍和第三鳍之间的若干第二鳍，所述第一鳍的宽度和第三鳍的宽度的宽度差在所述第二鳍的宽度的5％以内，并且，所述第一鳍的宽度和第三鳍的宽度均大于所述第二鳍的宽度。

16、可选的，所述第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构的材料相同，所述第一初始掩膜结构的材料包括氮化硅。

17、可选的，所述第一掩膜结构的材料还包括氧化硅。

18、可选的，还包括：在第一隔离区、器件区和第二隔离区表面形成隔离层，所述隔离层的表面低于若干鳍部的顶面。

19、相应的，本发明的技术方案还提供一种半导体结构，包括：衬底，所述衬底包括沿第一方向排列的第一隔离区、器件区和第二隔离区，所述第一隔离区和第二隔离区在所述第一方向上的宽度不同；位于器件区的衬底上的若干鳍部，若干鳍部包括与第一隔离区相邻的第一鳍、与第二隔离区相邻的第三鳍、以及位于第一鳍和第三鳍之间的若干第二鳍，所述第一鳍的宽度和第三鳍的宽度的宽度差在所述第二鳍的宽度的5％以内。

20、可选的，所述第一鳍的宽度和第三鳍的宽度均大于所述第二鳍的宽度，并且，所述第一鳍的宽度与所述第三鳍的宽度相等。

21、可选的，还包括：位于所述第一隔离区、器件区和第二隔离区表面的隔离层，所述隔离层的表面低于若干鳍部的顶面。

22、与现有技术相比，本发明实施例的技术方案具有以下有益效果：

23、本发明的技术方案提供的半导体结构的形成方法中，所述第一隔离区和第二隔离区在所述第一方向上的宽度不同；在所述器件区上形成相互分立的第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构，所述第一初始掩膜结构与第一隔离区相邻，所述第三初始掩膜结构与第二隔离区相邻，若干第二掩膜结构位于第一初始掩膜结构和第三初始掩膜结构之间；进行若干次循环处理，以减小第一初始掩膜结构的宽度和第三初始掩膜结构的宽度的宽度差，形成第一掩膜结构和第三掩膜结构；以所述第一掩膜结构、若干第二掩膜结构和第三掩膜结构为掩膜，刻蚀第一隔离区、器件区和第二隔离区，形成衬底、以及位于衬底上的若干鳍部；其中，每次循环处理的方法包括：在所述第一隔离区、器件区、第二隔离区、第一初始掩膜结构、若干第二掩膜结构和第三初始掩膜结构的表面形成牺牲膜；刻蚀所述牺牲膜、第一初始掩膜结构和第三初始掩膜结构，直至暴露出所述第二掩膜结构的侧壁表面。因此，可形成电学特性均一、稳定的半导体结构。