二极管结构及其制备方法、半导体器件结构及其制备方法与流程

1.本发明涉及集成电路技术领域，特别是涉及一种二极管结构及其制备方法、半导体器件结构及其制备方法。


背景技术：

2.近年来，由于工艺和材料的进步，基于氮化镓异质结材料广泛被使用，使其在半导体技术领域占有极其重要的地位。尽管gan基hemt(high electron mobility transistors，高电子迁移率晶体管)和mics(monolithic integrated circuits，单片集成电路)具有优越的工作性能，但仍然面临着由esd(electrostatic discharge，静电放电)事件引起的失效的威胁，尤其是p-gan(p型氮化镓)hemts和mos(金属氧化物半导体)-hemts的栅极较为脆弱。在现有技术中，由于p-gan hemt的栅电极缺乏放电路径，器件在栅极到源极条件下的esd鲁棒性较差，因此，仍然迫切需要一种esd保护二极管来降低esd静电，提高半导体器件结构的esd鲁棒性。


技术实现要素：

3.为解决上述技术问题，本发明设计了一种二极管结构及其制备方法、半导体器件结构及其制备方法，以降低esd静电，提高半导体器件结构的esd鲁棒性。
4.本发明设计了一种二极管结构，所述二极管结构包括：
5.栅极结构；
6.阳极，位于所述栅极结构的一侧，与所述栅极结构具有间距；
7.阴极，位于所述栅极结构远离所述阳极的一侧，与所述栅极结构具有间距；
8.电容，所述电容的第一极板与所述阳极相连接，所述电容的第二极板与所述栅极结构相连接。
9.在其中一个实施例中，所述栅极结构包括：
10.栅极；
11.栅极接触层，位于所述栅极的表面；
12.浮栅，位于所述栅极接触层远离所述栅极的表面，与所述第二极板相连接。
13.在其中一个实施例中，所述二极管结构还包括：
14.衬底；
15.外延层，位于所述衬底的表面；
16.势垒层，位于所述外延层远离所述衬底的表面；所述栅极结构、所述阳极、所述阴极及所述电容均位于所述势垒层远离所述外延层的表面；
17.第一钝化层，位于所述势垒层远离所述外延层的表面，位于所述阳极与所述阴极之间，且位于所述栅极结构外围；
18.第二钝化层，位于所述第一钝化层远离所述势垒层的表面。
19.本发明还提供一种二极管结构的制备方法，所述二极管结构的制备方法包括：
20.形成栅极结构、阳极、阴极及电容，所述阳极位于所述栅极结构的一侧，与所述栅极结构具有间距；所述阴极位于所述栅极结构远离所述阳极的一侧，与所述栅极结构具有间距；所述电容的第一极板与所述阳极相连接，所述电容的第二极板与所述栅极结构相连接。
21.在其中一个实施例中，所述形成栅极结构、阳极、阴极及电容之前，还包括：
22.提供衬底；
23.于所述衬底的表面形成外延层；
24.于所述外延层远离所述衬底的表面形成势垒层。
25.在其中一个实施例中，所述栅极结构包括栅极、栅极接触层及浮栅，所述形成栅极结构、阳极、阴极及电容包括：
26.于所述势垒层远离所述外延层的表面形成所述栅极；
27.于所述势垒层远离所述外延层的表面形成第一钝化层，所述第一钝化层位于所述栅极外围；
28.于所述势垒层上形成所述阳极及所述阴极，所述阳极及所述阴极位于所述第一钝化层相对的两侧；
29.于所述栅极远离所述势垒层的表面形成所述栅极接触层，并于所述势垒层远离所述外延层的表面形成所述第一极板，所述第一极板与所述阳极相连接；
30.形成介质材料层，所述介质材料层覆盖所述第一钝化层、所述阳极、所述阴极、所述栅极接触层及所述第一极板；
31.刻蚀所述介质材料层以于所述第一钝化层远离所述势垒层的表面形成第二钝化层，并于所述第一极板远离所述势垒层的表面形成电容介质层；
32.于所述栅极接触层远离所述栅极的表面形成所述浮栅，并于所述电容介质层远离所述第一极板的表面形成所述第二极板，所述第二极板与所述浮栅相连接。
33.本发明还提供一种半导体器件结构，所述半导体器件结构包括：二极管结构及晶体管；其中，
34.所述二极管结构包括：第一栅极结构；阳极，位于所述第一栅极结构的一侧，与所述第一栅极结构具有间距；阴极，位于所述第一栅极结构远离所述阳极的一侧，与所述第一栅极结构具有间距；电容，所述电容的第一极板与所述阳极相连接，所述电容的第二极板与所述第一栅极结构相连接；
35.所述晶体管包括：第二栅极结构，与所述阳极相连接；源极，位于所述第二栅极结构的一侧，与所述第二栅极结构具有间距，并与所述阴极相连接；漏极，位于所述第二栅极结构远离所述源极的一侧，与所述第二栅极结构具有间距。
36.在其中一个实施例中，所述第一栅极结构包括：第一栅极；第一栅极接触层，位于所述第一栅极的表面；浮栅，位于所述第一栅极接触层远离所述第一栅极的表面，与所述第二极板相连接；
37.所述第二栅极结构包括：第二栅极；第二栅极接触层，位于所述第二栅极的表面；金属栅极层，位于所述第二栅极接触层远离所述第二栅极的表面，与所述阳极相连接。
38.在其中一个实施例中，所述半导体器件结构还包括：
39.衬底；
40.外延层，位于所述衬底的表面；
41.势垒层，位于所述外延层远离所述衬底的表面；所述晶体管及所述二极管均位于所述势垒层远离所述外延层的表面；
42.第一钝化层，位于所述势垒层远离所述外延层的表面，位于所述阳极与所述阴极之间，且位于所述第一栅极结构外围；
43.第二钝化层，位于所述第一钝化层远离所述势垒层的表面；
44.第三钝化层，位于所述势垒层远离所述外延层的表面，位于所述源极与所述漏极之间，且位于所述第二栅极结构外围；
45.第四钝化层，位于所述第三钝化层远离所述势垒层的表面。
46.本发明还提供一种半导体器件结构的制备方法，所述半导体器件结构的制备方法包括：形成二极管结构及晶体管，其中，
47.所述二极管结构包括：第一栅极结构；阳极，位于所述第一栅极结构的一侧，与所述第一栅极结构具有间距；阴极，位于所述第一栅极结构远离所述阳极的一侧，与所述第一栅极结构具有间距；电容，所述电容的第一极板与所述阳极相连接，所述电容的第二极板与所述第一栅极结构相连接；
48.所述晶体管包括：第二栅极结构，与所述阳极相连接；源极，位于所述第二栅极结构的一侧，与所述第二栅极结构具有间距，并与所述阴极相连接；漏极，位于所述第二栅极结构远离所述源极的一侧，与所述第二栅极结构具有间距。
49.在其中一个实施例中，所述第一栅极结构包括：第一栅极、第一栅极接触层及浮栅，所述第二栅极结构包括：第二栅极、第二栅极接触层及金属栅极层；所述形成二极管结构及晶体管之前，还包括：
50.提供衬底；
51.于所述衬底的表面形成外延层；
52.于所述外延层远离所述衬底的表面形成势垒层。
53.在其中一个实施例中，所述形成二极管结构及晶体管包括：
54.于所述势垒层远离所述外延层的表面形成所述第一栅极和所述第二栅极；
55.于所述势垒层远离所述外延层的表面形成第一钝化层和第三钝化层，所述第一钝化层位于所述第一栅极外围；所述第三钝化层位于所述第二栅极外围；
56.于所述势垒层远离所述外延层的表面形成所述阳极、所述阴极、所述源极及所述漏极，所述阳极及所述阴极位于所述第一钝化层相对的两侧，所述源极及所述漏极位于所述第三钝化层相对的两侧；
57.于所述第一栅极远离所述势垒层的表面形成所述第一栅极接触层，于所述第二栅极远离所述势垒层的表面形成所述第二栅极接触层，并于所述势垒层远离所述外延层的表面形成所述第一极板，所述第一极板与所述阳极相连接；
58.形成介质材料层，所述介质材料层覆盖所述第一钝化层、所述第三钝化层、所述源极、所述漏极、所述阳极、所述阴极、所述第一栅极接触层、所述第二栅极接触层及所述第一极板；
59.刻蚀所述介质材料层以于所述第一钝化层远离所述势垒层的表面形成第二钝化层，于所述第三钝化层远离所述势垒层的表面形成第四钝化层，并于所述第一极板远离所
述势垒层的表面形成电容介质层；
60.于所述第一栅极接触层远离所述第一栅极的表面形成所述浮栅，于所述第二栅极接触层远离所述第二栅极的表面形成所述金属栅极层，并于所述电容介质层远离所述第一极板的表面形成所述第二极板，所述第二极板与所述浮栅相连接。
61.本发明具有如下有益效果：
62.本发明的二极管结构，包括栅极结构；阳极，位于所述栅极结构的一侧，与所述栅极结构具有间距；阴极，位于所述栅极结构远离所述阳极的一侧，与所述栅极结构具有间距；电容，所述电容的第一极板与所述阳极相连接，所述电容的第二极板与所述栅极结构相连接，通过电容将阳极和栅极连接，通过调节电容的电容值，降低esd的开启电压；并且在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极电极到阴极电极的电容耦合电流。电容耦合电流将携带一定数量的qtran(正跃迁电荷)到栅极结构，正跃迁电荷将存储在栅极结构，这可以拉下栅极结构中的能带，并迫使电子聚集在栅极结构下，当正跃迁电荷产生的栅极电势达到一定值时，大电流可以通过栅极结构，使esd事件引起的累积静电电荷被有效地释放，可以避免esd事件对栅极结构的破坏，从而增强栅极结构的esd鲁棒性。
附图说明
63.图1是本发明一个实施例中二极管结构的结构示意图；
64.图2是本发明一个实施例中二极管结构的等效电路示意图；
65.图3是本发明一个实施例中二极管结构的制备方法的流程示意图；
66.图4是本发明一个实施例中二极管结构的制备方法中形成栅极结构、阳极、阴极及电容的流程示意图；
67.图5是本发明一个实施例中半导体器件结构的结构示意图；
68.图6是本发明一个实施例中半导体器件结构的等效电路示意图；
69.图7是本发明一个实施例中半导体器件结构的制备方法的流程示意图；
70.图8是本发明一个实施例中半导体器件结构的制备方法中形成二极管结构及晶体管的流程示意图；
71.图9是本发明一个实施例中半导体器件结构的制备方法中步骤s701至s703所得结构的截面结构示意图；
72.图10是本发明一个实施例中半导体器件结构的制备方法中步骤s801所得结构的截面结构示意图；
73.图11是本发明一个实施例中半导体器件结构的制备方法中于势垒层上沉积介质材料层后所得结构的截面结构示意图；
74.图12是本发明一个实施例中半导体器件结构的制备方法中对结构进行分隔，以将晶体管和二极管隔离后所得结构的截面结构示意图；
75.图13是本发明一个实施例中半导体器件结构的制备方法中步骤s802所得结构的截面结构示意图；
76.图14是本发明一个实施例中半导体器件结构的制备方法中步骤s803所得结构的截面结构示意图；
77.图15是本发明一个实施例中半导体器件结构的制备方法中步骤s804所得结构的
截面结构示意图；
78.图16是本发明一个实施例中半导体器件结构的制备方法中步骤s805所得结构的截面结构示意图；
79.图17是本发明一个实施例中半导体器件结构的制备方法中步骤s806所得结构的截面结构示意图。
80.附图标记说明：
81.1、衬底；2、外延层；3、二维电子气沟道；4、势垒层；5、电容；51、第一极板；52、电容介质层；53、第二极板；6、阳极；7、第一钝化层；8、第二钝化层；9、第一栅极结构；91、第一栅极；92、第一栅极接触层；93、浮栅；10、阴极；11、源极；12、第三钝化层；13、第四钝化层；14、第二栅极结构；141、第二栅极；142、第二栅极接触层；143、金属栅极层；15、漏极；16、栅极结构；161、栅极；162、栅极接触层；163、浮栅；17、栅极材料层；181、介质材料层；182、介质材料层。
具体实施方式
82.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
83.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
84.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
85.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
86.在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
87.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以
是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
88.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
89.近年来，由于工艺和材料的进步，基于氮化镓异质结材料广泛被使用，使其在半导体技术领域占有极其重要的地位。尽管gan基hemt(high electron mobility transistors，高电子迁移率晶体管)和单片集成电路(monolithic integrated circuits(mics))具有优越的工作性能，但仍然面临着由esd(electrostatic discharge，瞬态静电放电)事件引起的失效的威胁，尤其是p-gan(p型氮化镓)hemts和mos(金属氧化物半导体)-hemts的栅极较为脆弱。在现有技术中，由于p-gan hemt的栅电极缺乏放电路径，器件在栅极到源极条件下的esd鲁棒性较差，因此，仍然迫切需要一种esd保护二极管来降低esd静电，提高半导体器件结构的esd鲁棒性。
90.esd(electrostatic discharge，静电放电)：是由于物体表面在摩擦、感应、传导等作用下带有电荷，当两个带电体的距离在电荷的放电距离内时，就产生放电作用。鲁棒是robust的音译，鲁棒性在本文中是指控制系统在一定(结构，大小)的参数摄动下，维持其它某些性能的特性。
91.为解决上述技术问题，本发明设计了一种二极管结构及其制备方法、半导体器件结构及其制备方法，以降低esd静电，提高半导体器件结构的esd鲁棒性。
92.本发明设计了一种二极管结构，如图1和图2所示，二极管结构包括：
93.栅极结构16；
94.阳极6，位于栅极结构16的一侧，与栅极结构16具有间距；
95.阴极10，位于栅极结构16远离阳极6的一侧，与栅极结构16具有间距；
96.电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与栅极结构16相连接。
97.本发明的二极管结构，包括栅极结构16；阳极6，位于栅极结构16的一侧，与栅极结构16具有间距；阴极10，位于栅极结构16远离阳极6的一侧，与栅极结构16具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与栅极结构16相连接，通过电容5将阳极6和栅极连接，通过调节电容5的电容5值，使esd的开启电压降低至10v以下。并且如图2的二极管结构的等效电路示意图所示，在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极6电极到阴极10电极的电容耦合电流。电容耦合电流将携带一定数量的qtran(正跃迁电荷)到栅极结构16，正跃迁电荷将存储在栅极结构16，这可以拉下栅极结构16中的能带，并迫使电子聚集在栅极结构16下，当正跃迁电荷产生的栅极电势达到一定值时，大电流可以通过栅极结构16，使esd事件引起的累积静电电荷被有效地释放，可以避免esd事件对栅极结构16的破坏，从而增强栅极结构16的esd鲁棒性。
98.具体地，阳极6的材料可以包括但不仅限于钛铝镍金；阴极10的材料可以包括但不仅限于钛铝镍金；第一极板51和第二极板53的材料均可以包括但不仅限于镍金。
99.具体地，仍参阅图1，在第一极板51和第二极板53之间还具有电容介质层52，用于
连接第一极板51和第二极板53，电容介质层52可以包括但不仅限于sin
x
层。
100.在其中一个实施例中，仍参阅图1，栅极结构16包括栅极161、栅极接触层162和浮栅163；栅极接触层162位于栅极161的表面；浮栅163位于栅极接触层162远离栅极161的表面，与第二极板53相连接；栅极接触层162和浮栅163之间短接。具体地，栅极161的材料可以包括p-gan(p型氮化镓)；栅极接触层162的材料可以包括但不仅限于镍金；浮栅163的材料可以包括但不仅限于镍金。
101.在其中一个实施例中，仍参阅图1，二极管结构还包括衬底1、外延层2、势垒层4、第一钝化层7和第二钝化层8；外延层2位于衬底1的表面；势垒层4位于外延层2远离衬底1的表面；栅极结构16、阳极6、阴极10及电容5均位于势垒层4远离外延层2的表面；第一钝化层7位于势垒层4远离外延层2的表面，位于阳极6与阴极10之间，且位于栅极结构16外围；第二钝化层8位于第一钝化层7远离势垒层4的表面。
102.具体地，外延层2和势垒层4均可以包括iii族氮化物层，譬如，外延层2可以包括但不仅限于：aln(氮化铝)、gan(氮化镓)或inn(氮化铟)；势垒层4可以包括但不仅限于：algan(铝镓氮)或ingan(氮化铟镓)；本实施例中，外延层2优选为gan层；势垒层4优选为algan层。
103.具体地，仍参阅图1，在外延层2和势垒层4的界面会产生二维电子气沟道3。2deg(two-dimensional electron gas，二维电子气)：当两种具有不同晶格常数的iii族氮化物半导体材料形成异质结时，会因为晶格不匹配而出现较大的应力，进而导致压电极化效应的产生。较强的极化电场会改变iii族氮化物半导体异质结(如algan/gan异质结)的能带结构，并且会导致高浓度的电子被束缚在异质结界面处gan一侧的量子阱中，这些被束缚的电子称为二维电子气。
104.结合图1并参阅图2，在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极6电极到阴极10电极的电容耦合电流。电容耦合电流将携带一定数量的q
tran
(正跃迁电荷)到浮栅163，正跃迁电荷将存储在浮栅163，这可以拉下浮栅163区域中的能带，并迫使电子聚集在栅极结构16下，当正跃迁电荷产生的栅极电势超过2deg通道的阈值电压时，栅极结构16下的2deg通道将被导通，然后，大电流可以通过栅极结构16下的2deg通道。因此本发明的二极管可以有效地释放esd事件引起的累积静电电荷，有效地避免esd事件对栅极结构16的破坏，从而增强栅极结构16的esd鲁棒性。
105.具体地，第一钝化层7、第二钝化层8和电容介质层52均可以包括sin
x
层；第一钝化层7、第二钝化层8和电容介质层52的厚度均可以包括50nm～120nm；本实施例中，电容介质层52优选为sin
x
层且厚度优选为100nm，此时为了获得10pf的电容5，电容5的第一极板51和第二极板53所需的有效面积均为0.0144mm2(120μm
×
120μm)，还不到传统大电流p-gan hemt总面积的0.1％，可以有效帮助将所需的pf级电容5集成到二极管结构中，这也是本发明的其中一个具有显著进步的地方。
106.基于同样的发明构思，本发明还提供一种二极管结构的制备方法，二极管结构的制备方法包括形成栅极结构16、阳极6、阴极10及电容5的步骤；阳极6位于栅极结构16的一侧，与栅极结构16具有间距；阴极10位于栅极结构16远离阳极6的一侧，与栅极结构16具有间距；电容5的第一极板51与阳极6相连接，电容5的第二极板53与栅极结构16相连接。
107.需要说明的是，二极管结构可以参照图1至图2及实施例文字详述的内容。
108.具体地，阳极6的材料可以包括但不仅限于钛铝镍金；阴极10的材料可以包括但不
仅限于钛铝镍金；第一极板51和第二极板53的材料均可以包括但不仅限于镍金。
109.在其中一个实施例中，形成栅极结构16、阳极6、阴极10及电容5之前，还包括：
110.提供衬底1；
111.于衬底1的表面形成外延层2；
112.于外延层2远离衬底1的表面形成势垒层4。
113.即如图3所示，本发明的二极管结构的制备方法还可以包括如下步骤：
114.s301：提供衬底1；
115.s302：于衬底1的表面形成外延层2；
116.s303：于外延层2远离衬底1的表面形成势垒层4；
117.s304：形成栅极结构16、阳极6、阴极10及电容5；阳极6位于栅极结构16的一侧，与栅极结构16具有间距；阴极10位于栅极结构16远离阳极6的一侧，与栅极结构16具有间距；电容5的第一极板51与阳极6相连接，电容5的第二极板53与栅极结构16相连接。
118.具体地，外延层2和势垒层4均可以包括iii族氮化物层，譬如，外延层2可以包括但不仅限于：aln(氮化铝)、gan(氮化镓)或inn(氮化铟)；势垒层4可以包括但不仅限于：algan(铝镓氮)或ingan(氮化铟镓)；本实施例中，外延层2优选为gan层；势垒层4优选为algan层。
119.在其中一个实施例中，请继续参阅图1，栅极结构16包括栅极161、栅极接触层162及浮栅163，如图4所示，形成栅极结构16、阳极6、阴极10及电容5可以包括如下步骤：
120.s401：于势垒层4远离外延层2的表面形成栅极161；
121.s402：于势垒层4远离外延层2的表面形成第一钝化层7，第一钝化层7位于栅极161外围；
122.s403：于势垒层4上形成阳极6及阴极10，阳极6及阴极10位于第一钝化层7相对的两侧；
123.s404：于栅极远离势垒层4的表面形成栅极接触层162，并于势垒层4远离外延层2的表面形成第一极板51，第一极板51与阳极6相连接；
124.s405：形成介质材料层，介质材料层覆盖第一钝化层7、阳极6、阴极10、栅极接触层162及第一极板51；
125.s406：刻蚀介质材料层以于第一钝化层7远离势垒层4的表面形成第二钝化层8，并于第一极板51远离势垒层4的表面形成电容介质层52；
126.s407：于栅极接触层162远离栅极161的表面形成浮栅163，并于电容介质层52远离第一极板51的表面形成第二极板53，第二极板53与浮栅163相连接。
127.具体地，栅极接触层162和浮栅163之间短接，栅极161的材料可以包括p-gan(p型氮化镓)；栅极接触层162的材料可以包括但不仅限于镍金；浮栅163的材料可以包括但不仅限于镍金。
128.在其中一个实施例中，介质材料层可以包括sin
x
层，对应地，第一钝化层7、第二钝化层8和电容介质层52均可以包括sin
x
层；具体地，第一钝化层7、第二钝化层8和电容介质层52的厚度均可以包括50nm～120nm；本实施例中，电容介质层52优选为sin
x
层且厚度优选为100nm，此时为了获得10pf的电容5，电容5的第一极板51和第二极板53所需的有效面积均为0.0144mm2(120μm
×
120μm)，还不到传统大电流p-gan hemt总面积的0.1％，在制备过程中，可以有效帮助将所需的pf级电容5集成到二极管结构中。
129.基于同样的发明构思，本发明还提供一种半导体器件结构，如图5所示，半导体器件结构包括：二极管结构及晶体管；其中，二极管结构包括：第一栅极结构9；阳极6，位于第一栅极结构9的一侧，与第一栅极结构9具有间距；阴极10，位于第一栅极结构9远离阳极6的一侧，与第一栅极结构9具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与第一栅极结构9相连接；晶体管包括：第二栅极结构14，与阳极6相连接；源极11，位于第二栅极结构14的一侧，与第二栅极结构14具有间距，并与阴极10相连接；漏极15，位于第二栅极结构14远离源极11的一侧，与第二栅极结构14具有间距。
130.本发明的半导体器件结构，包括二极管结构及晶体管；其中，二极管结构包括：第一栅极结构9；阳极6，位于第一栅极结构9的一侧，与第一栅极结构9具有间距；阴极10，位于第一栅极结构9远离阳极6的一侧，与第一栅极结构9具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与第一栅极结构9相连接；晶体管包括：第二栅极结构14，与阳极6相连接；源极11，位于第二栅极结构14的一侧，与第二栅极结构14具有间距，并与阴极10相连接；漏极15，位于第二栅极结构14远离源极11的一侧，与第二栅极结构14具有间距，通过电容5将阳极6和第一栅极结构9连接，通过调节电容5的电容5值，使esd的开启电压降低至10v以下。并且如图6半导体器件结构的等效电路示意图所示，在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极6电极到阴极10电极的电容耦合电流。电容耦合电流将携带一定数量的qtran(正跃迁电荷)到第一栅极结构9和第二栅极结构14，正跃迁电荷将存储在第一栅极结构9和第二栅极结构14，这可以拉下第一栅极结构9和第二栅极结构14中的能带，并迫使电子聚集在第一栅极结构9和第二栅极结构14下，当正跃迁电荷产生的栅极电势时，大电流可以通过第一栅极结构9和第二栅极结构14，使esd事件引起的累积静电电荷被有效地释放，可以避免esd事件对第一栅极结构9和第二栅极结构14的破坏，从而增强半导体器件结构的esd鲁棒性。
131.具体地，晶体管可以包括p-gan hemts；二极管的结构可以是图1至图4及实施例中所述的二极管结构，二极管结构可以参照图1至图4及文字详述的内容。
132.具体地，阳极6的材料可以包括但不仅限于钛铝镍金；阴极10的材料可以包括但不仅限于钛铝镍金；源极11的材料可以包括但不仅限于钛铝镍金；漏极15的材料可以包括但不仅限于钛铝镍金；第一极板51和第二极板53的材料均可以包括但不仅限于镍金。
133.在其中一个实施例中，仍参阅图5，第一栅极结构9包括：第一栅极91；第一栅极接触层92，位于第一栅极91的表面；浮栅93，位于第一栅极接触层92远离第一栅极91的表面，与第二极板53相连接；第一栅极接触层92和浮栅93之间短接；第二栅极结构14包括：第二栅极141；第二栅极接触层142，位于第二栅极141的表面；金属栅极层143，位于第二栅极接触层142远离第二栅极141的表面，与阳极6相连接；第二栅极接触层142和金属栅极层143之间短接；。
134.具体地，第一栅极91和第二栅极141的材料均可以包括p-gan(p型氮化镓)；第一栅极接触层92和第二栅极接触层142的材料可以包括但不仅限于镍金；浮栅93和金属栅极层143的材料可以包括但不仅限于镍金。
135.结合图5并参阅图6，在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极6电极到阴极10电极的电容耦合电流。电容耦合电流将携带一定数量的q
tran
(正跃迁电荷)到浮栅93和金属栅极层143，正跃迁电荷将存储在浮栅93和金属栅极层143，这可以拉
下浮栅93和金属栅极层143区域中的能带，并迫使电子聚集在浮栅93和金属栅极层143下，当正跃迁电荷产生的栅极电势超过2deg通道的阈值电压时，第一栅极结构9和第二栅极结构14下的2deg通道将被导通，然后，大电流可以通过第一栅极结构9和第二栅极结构14下的2deg通道，可以有效地释放esd事件引起的累积静电电荷，有效地避免esd事件对此半导体器件结构中第一栅极结构9和第二栅极结构14的破坏，从而增强半导体器件结构的esd鲁棒性。
136.在其中一个实施例中，仍参阅图5，半导体器件结构还包括：衬底1；外延层2，位于衬底1的表面；势垒层4，位于外延层2远离衬底1的表面；晶体管及二极管均位于势垒层4远离外延层2的表面；第一钝化层7，位于势垒层4远离外延层2的表面，位于阳极6与阴极10之间，且位于第一栅极结构9外围；第二钝化层8，位于第一钝化层7远离势垒层4的表面；第三钝化层12，位于势垒层4远离外延层2的表面，位于源极11与漏极15之间，且位于第二栅极结构14外围；第四钝化层13，位于第三钝化层12远离势垒层4的表面。
137.具体地，外延层2和势垒层4均可以包括iii族氮化物层，譬如，外延层2可以包括但不仅限于：aln(氮化铝)、gan(氮化镓)或inn(氮化铟)；势垒层4可以包括但不仅限于：algan(铝镓氮)或ingan(氮化铟镓)；本实施例中，外延层2优选为gan层；势垒层4优选为algan层。
138.在其中一个实施例中，介质材料层182可以包括sin
x
层，对应地，第一钝化层7、第二钝化层8、第三钝化层12、第四钝化层13和电容介质层52均可以包括sin
x
层；具体地，第一钝化层7、第二钝化层8、第三钝化层12、第四钝化层13和电容介质层52的厚度均可以包括50nm～120nm；本实施例中，电容介质层52优选为sin
x
层且厚度优选为100nm，此时为了获得10pf的电容5，电容5的第一极板51和第二极板53所需的有效面积均为0.0144mm2(120μm
×
120μm)，还不到传统大电流p-gan hemt总面积的0.1％，因此可以有效帮助将带有此电容5的二极管结构和晶体管结合，形成本发明的半导体器件结构。
139.基于同样的发明构思，本发明还提供一种半导体器件结构的制备方法，半导体器件结构的制备方法包括：形成二极管结构及晶体管，其中，二极管结构包括：第一栅极结构9；阳极6，位于第一栅极结构9的一侧，与第一栅极结构9具有间距；阴极10，位于第一栅极结构9远离阳极6的一侧，与第一栅极结构9具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与第一栅极结构9相连接；晶体管包括：第二栅极结构14，与阳极6相连接；源极11，位于第二栅极结构14的一侧，与第二栅极结构14具有间距，并与阴极10相连接；漏极15，位于第二栅极结构14远离源极11的一侧，与第二栅极结构14具有间距。
140.需要说明的是，半导体器件结构可以参照图5至图6及实施例文字详述的内容。
141.具体地，晶体管可以包括p-gan hemts。
142.具体地，阳极6的材料可以包括但不仅限于钛铝镍金；阴极10的材料可以包括但不仅限于钛铝镍金；源极11的材料可以包括但不仅限于钛铝镍金；漏极15的材料可以包括但不仅限于钛铝镍金；第一极板51和第二极板53的材料均可以包括但不仅限于镍金。
143.在其中一个实施例中，仍参阅图5，第一栅极结构9包括：第一栅极91、第一栅极接触层92及浮栅93，第二栅极结构14包括：第二栅极141、第二栅极接触层142及金属栅极层143；形成二极管结构及晶体管之前，还包括：
144.提供衬底1；
145.于衬底1的表面形成外延层2；
146.于外延层2远离衬底1的表面形成势垒层4。
147.即如图7及图9所示，本发明的二极管结构的制备方法还可以包括如下步骤：
148.s701：提供衬底1；
149.s702：于衬底1的表面形成外延层2；
150.s703：于外延层2远离衬底1的表面形成势垒层4；
151.s704：形成二极管结构及晶体管，其中，二极管结构包括：第一栅极结构9；阳极6，位于第一栅极结构9的一侧，与第一栅极结构9具有间距；阴极10，位于第一栅极结构9远离阳极6的一侧，与第一栅极结构9具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与第一栅极结构9相连接；晶体管包括：第二栅极结构14，与阳极6相连接；源极11，位于第二栅极结构14的一侧，与第二栅极结构14具有间距，并与阴极10相连接；漏极15，位于第二栅极结构14远离源极11的一侧，与第二栅极结构14具有间距。
152.具体地，外延层2和势垒层4均可以包括iii族氮化物层，譬如，外延层2可以包括但不仅限于：aln(氮化铝)、gan(氮化镓)或inn(氮化铟)；势垒层4可以包括但不仅限于：algan(铝镓氮)或ingan(氮化铟镓)；本实施例中，外延层2优选为gan层；势垒层4优选为algan层。
153.如图8所示，在其中一个实施例中，形成二极管结构及晶体管可以包括如下步骤：
154.s801：于势垒层4远离外延层2的表面形成第一栅极91和第二栅极141，如图9及图10所示；
155.s802：于势垒层4远离外延层2的表面形成第一钝化层7和第三钝化层12，第一钝化层7位于第一栅极91外围；第三钝化层12位于第二栅极141外围，如图13所示；
156.s803：于势垒层4远离外延层2的表面形成阳极6、阴极10、源极11及漏极15，阳极6及阴极10位于第一钝化层7相对的两侧，源极11及漏极15位于第三钝化层12相对的两侧，如图14所示；
157.s804：于第一栅极91远离势垒层4的表面形成第一栅极接触层92，于第二栅极141远离势垒层4的表面形成第二栅极接触层142，并于势垒层4远离外延层2的表面形成第一极板51，第一极板51与阳极6相连接，如图15所示；
158.s805：形成介质材料层182，介质材料层182覆盖第一钝化层7、第三钝化层12、源极11、漏极15、阳极6、阴极10、第一栅极接触层92、第二栅极接触层142及第一极板51，如图16所示；
159.s806：刻蚀介质材料层182以于第一钝化层7远离势垒层4的表面形成第二钝化层8，于第三钝化层12远离势垒层4的表面形成第四钝化层13，并于第一极板51远离势垒层4的表面形成电容介质层52，如图17所示；
160.s807：于第一栅极接触层92远离第一栅极91的表面形成浮栅93，于第二栅极接触层142远离第二栅极141的表面形成金属栅极层143，并于电容介质层52远离第一极板51的表面形成第二极板53，第二极板53与浮栅93相连接；最终形成本发明的半导体器件结构，半导体器件结构仍参阅图5。
161.具体地，于势垒层4远离外延层2的表面形成第一栅极91和第二栅极141包括：
162.在势垒层4上形成栅极材料层17，所述栅极材料层17包括p-gan层，如图9所示；
163.刻蚀栅极材料层17以形成第一栅极91和第二栅极141，如图10所示。
164.具体地，在s802可以包括：
165.于势垒层4上沉积介质材料层181，如图11所示；
166.对结构进行分隔，以将晶体管和二极管隔离，如图12所示；
167.刻蚀介质材料层181以形成第一钝化层7和第三钝化层12，如图13所示。
168.在其中一个实施例中，介质材料层181和介质材料层182均可以包括sin
x
层，对应地，第一钝化层7、第二钝化层8、第三钝化层12、第四钝化层13和电容介质层52均可以包括sin
x
层；具体地，第一钝化层7、第二钝化层8、第三钝化层12、第四钝化层13和电容介质层52的厚度均可以包括50nm～120nm；本实施例中，电容介质层52优选为sin
x
层且厚度优选为100nm，此时为了获得10pf的电容5，电容5的第一极板51和第二极板53所需的有效面积均为0.0144mm2(120μm
×
120μm)，还不到传统大电流p-gan hemt总面积的0.1％，因此在制备过程中，可以有效帮助将带有此电容5的二极管结构与晶体管结合，形成本发明的半导体器件结构。
169.具体地，第一栅极接触层92和浮栅93之间短接；第二栅极接触层142和金属栅极层143之间短接；第一栅极91和第二栅极141的材料均可以包括p-gan(p型氮化镓)；第一栅极接触层92和第二栅极接触层142的材料可以包括但不仅限于镍金；浮栅93和金属栅极层143的材料可以包括但不仅限于镍金。
170.本发明的二极管结构，包括栅极结构16；阳极6，位于栅极结构16的一侧，与栅极结构16具有间距；阴极10，位于栅极结构16远离阳极6的一侧，与栅极结构16具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与栅极结构16相连接，通过电容5将阳极6和栅极连接，通过调节电容5的电容值，使esd的开启电压降低至10v以下；并且在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极6电极到阴极10电极的电容耦合电流。电容耦合电流将携带一定数量的qtran(正跃迁电荷)到栅极结构16，正跃迁电荷将存储在栅极结构16，这可以拉下栅极结构16中的能带，并迫使电子聚集在栅极结构16下，当正跃迁电荷产生的栅极电势达到一定值时，大电流可以通过栅极结构16，使esd事件引起的累积静电电荷被有效地释放，可以避免esd事件对栅极结构的破坏，从而增强栅极结构16的esd鲁棒性。另外，本发明的半导体器件结构，包括二极管结构及晶体管；其中，二极管结构包括：第一栅极结构9；阳极6，位于第一栅极结构9的一侧，与第一栅极结构9具有间距；阴极10，位于第一栅极结构9远离阳极6的一侧，与第一栅极结构9具有间距；电容5，电容5的第一极板51与阳极6相连接，电容5的第二极板53与第一栅极结构9相连接；晶体管包括：第二栅极结构14，与阳极6相连接；源极11，位于第二栅极结构14的一侧，与第二栅极结构14具有间距，并与阴极10相连接；漏极15，位于第二栅极结构14远离源极11的一侧，与第二栅极结构14具有间距；在正向瞬态esd事件期间，高dv/dt(电压变化率)可诱导产生从阳极6电极到阴极10电极的电容耦合电流。电容耦合电流将携带一定数量的qtran(正跃迁电荷)到第一栅极结构9和第二栅极结构14，正跃迁电荷将存储在第一栅极结构9和第二栅极结构14，这可以拉下第一栅极结构9和第二栅极结构14中的能带，并迫使电子聚集在第一栅极结构9和第二栅极结构14下，当正跃迁电荷产生的栅极电势达到一定值时，大电流可以通过第一栅极结构9和第二栅极结构14，使esd事件引起的累积静电电荷被有效地释放，可以避免esd事件对第一栅极结构9和第二栅极结构14的破坏，从而增强半导体器件结构的esd鲁棒性。
171.应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有
明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
172.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。