用于宽电源电压范围的半导体器件结构的制作方法

本发明涉及半导体工艺技术的领域，并且具体地涉及半导体器件的布图结构，以用于简化在具有宽电源电压范围的电路中的电路复杂性。

背景技术：

1、mosfet被广泛应用于各种应用领域的不同数字电路和模拟电路。它可以实现高击穿电压和大电流容量，并且可以被集成到控制电路、逻辑块、电力开关以及其它电路中。为了实现期望的性能，在mosfet的导通状态期间降低rdson是设计考虑的因素之一以使导通损耗最小化，由此可以降低功耗和延迟。

2、特别是在多电压系统中，电平转换器通常用于将信号从一个电压域转换到另一个电压域。电路可以被配置为以较小的电压操作ic以节省电力，并且驱动较高的输出电压以控制外部装置、诸如另一个ic。例如，ic的核心逻辑电路使用1.2v和0v来代表逻辑1和0，并且i/o电路使用5v和0v来代表逻辑1和逻辑0。电平转换器可以设置在核心逻辑电路和i/o电路之间，以用于将来自核心逻辑电路的信号转换为用于i/o电路的另一个信号。在某些应用中，电平转换器具有宽的电源电压范围。然而，高度重复的电平转换器可能会因为电压范围而在过渡处出现竞态(racing)的问题。因此，需要对电平转换器进行修改，以处理如此宽的电源电压范围并且对任何跨导变化进行补偿。

3、参考电平转换器1a的理想情况，如图1所示，常规的电平转换器1a包括输入级20(hvp1 21和hvp2 22)和具有交叉耦合的nmos晶体管(hvn1 11和hvn2 12)的锁存级10。为了解释当电源电压范围较宽时所遇到的问题，下面将描述常规电平转换器1a的操作。

4、当输入信号in处于逻辑低电平状态、诸如接地时，hvp1 21导通并导电。同样的输入信号in被反相器31反相，因此hvp2 22被关断。这将hvp1 21的漏极处的qb节点拉到pwr(诸如如3.3v)。qb节点也被连接到hvn2 12的栅极。因此，qb节点的过渡可以导通hvn2 12，并将q节点拉到低pwr(诸如-20v或0v)。结果，hvn1 11被q节点关断。当输入信号in处于逻辑高电平状态时，同样的概念也可以适用。常规的电平转换器1a可以实现非常低的静态电流消耗，并且输出延迟也可以最小化。常规的电平转换器1a的特征是具有较宽的电源电压范围，如在所示的实施例中所展示的那样，常规的电平转换器1a可以将来自低电压域的输入电压转换为适合于期望操作的来自高电压域的输出电压(输入电压电平的5至20倍)。例如，输入电压可以在3.3v的范围内，而跨越q节点和qb节点的输出电压在23.3v的范围内。

5、尽管如此，图1的电平转换器1a是理想状态，没有考虑当在硅中实施所述电路时的实际物理特性。在实际情况下，在输入级20(hvp1 21和hvp2 22)和具有交叉耦合nmos晶体管(hvn1 11和hvn2 12)的锁存级10之间的驱动电压的差异将导致在过渡处的竞态状况。当晶体管的栅极电压增加时，跨导会增加。需要hvp1 21和hvp2 22的面积增加，以便与nmos晶体管hvn1 11、hvn2 12相匹配。

6、存在几种方法来解决上述强调的问题。参照图2，其提供了一种常用于防止在过渡处的竞态状况的替代电平转换器1b。通过附加由hvn3 41和hvn4 42形成的两个电流源作为用于降低rdson的电压钳位电路40，使hvn1 11和hvn2 12具有低驱动，其中hvn3 41和hvn442分别与hvn1 11和hvn2 12串联连接。在两个附加的nmos晶体管hvn3 41和hvn4 42上的这些电压由它们的导电性来控制。这种替代的电平转换器1b的缺点是需要额外的晶体管和用于补偿输出电压变化的vbias参考电路，这不期望地且不可避免地需要更大的管芯尺寸。

7、因此，本领域需要一种结构，该结构试图解决至少一些在具有宽电源电压范围的电路中发现的上述问题。此外，从随后的详细描述和所附的权利要求中，结合本公开的附图和背景，其他期望的特征和特性将变得显而易见。

技术实现思路

1、本文提供了一种用于简化在具有宽电源电压范围的电路中的电路复杂性的半导体器件的布图结构。本公开的目的是提供一种结构，该结构可以防止在过渡处的竞态，而不需要包括对于电平转换器的复杂电路。

2、根据本公开的实施例，公开了一种用于将第一电压域的输入信号转换为第二电压域的输出信号的电平转换器电路。该电平转换器包括输入级和锁存级。所述输入级接收输入信号。所述锁存级与输入级耦合，以用于存储与输入信号相关联的逻辑状态并生成输出信号。所述锁存级至少包括晶体管，该晶体管的特征在于与输入级基本匹配的跨导，以防止电压钳位电路的分立实现或晶体管面积的显著增加。该晶体管是半导体器件，该半导体器件包括：源极区，该源极区具有形成在源极端子的下方的源极掺杂区域；以及漏极区，该漏极区具有第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域均形成在漏极端子的下方。第一掺杂区域掺杂有第一导电性杂质。第二掺杂区域设置在所述第一掺杂区域的周围以便围绕所述第一掺杂区域，并且掺杂有第二导电性杂质。所述第二掺杂区域具有比所述第一掺杂区域更高的导通电阻，由此由所述第二掺杂区域产生高电阻串联路径，以模仿嵌入式电阻。

3、根据本公开的另一个方面，所述漏极区被设置在第一导电类型的第一阱区域中，并且所述源极区被设置在不同于所述第一阱区域的第二导电类型的第二阱区域中。

4、根据本公开的第一方面，所述第二掺杂区域具有比所述第一掺杂区域更低的第一导电类型的掺杂浓度。所述第一阱区域是高电压n阱，并且所述第二阱区域是高电压p阱；以及所述第一掺杂区域是重度掺杂的n+区域，并且所述第二掺杂区域是轻度掺杂的n+区域。替代地，所述第一阱区域是高电压p阱，并且所述第二阱区域是高电压n阱；以及所述第一掺杂区域是重度掺杂的p+区域，并且所述第二掺杂区域是轻度掺杂的p+区域。

5、根据本公开的第二方面，所述第一掺杂区域具有第一导电类型的掺杂；并且所述第二掺杂区域具有第二导电类型的掺杂。所述第一阱区域是高电压n阱，并且所述第二阱区域是高电压p阱；以及所述第一掺杂区域是n+区域，并且所述第二掺杂区域是p+区域。替代地，所述第一阱区域是高电压p阱，并且所述第二阱区域是高电压n阱；以及所述第一掺杂区域是p+区域，并且所述第二掺杂区域是n+区域。

6、根据本公开的另一个方面，所述第二掺杂区域由掺杂浓度高于所述第一阱区域的第二导电类型的多个纵向条、多个横向条或棋盘式布置形成。

7、根据本公开的另一个方面，所述漏极区被设置在第一导电类型的第一阱区域中，并且所述源极区被设置在第一导电类型的第二阱区域中，由此所述晶体管具有所述源极区和所述漏极区的对称结构。

8、根据本公开的另一个方面，所述漏极端子、所述源极端子、或者所述漏极和所述源极端子两者具有减小的有源区，以用于减小有效沟道宽度，由此高电阻串联路径具有较高的电阻。

9、根据本公开的另一个方面，所述半导体器件进一步包括设置在栅绝缘层上的栅电极，以用于在所述源极区和所述漏极区之间形成导电沟道，并且其中所述高电阻串联路径形成在所述第一掺杂区域和所述导电沟道之间。

10、根据本公开的另一个方面，所述半导体器件进一步包括与所述第二掺杂区域相邻并至少部分地在所述栅绝缘层之下的浅沟槽隔离区域。

11、根据本公开的另一个方面，所述锁存级包括一对交叉耦合的晶体管。

12、提供本
技术实现要素：
部分是为了以简化的形式介绍所选择的概念，这些概念将在下文的具体实施方式部分进一步描述。本发明内容部分不旨在确定要求保护的主题的关键特征或实质特征，也不旨在将本发明内容部分用作用于确定要求保护的主题的范围的辅助手段。本发明的其他方面和优点如在下文的实施例中所述而被公开。