一种半导体器件及其制作方法与流程

1.本发明涉及半导体技术领域，更为具体地说，涉及一种半导体器件及其制作方法。


背景技术：

2.在半导体器件制造过程中，为了将掩模版上的设计线路图形转移到硅片上，首先需要通过光刻工艺来实现转移，然后通过刻蚀工艺得到在硅片上形成所需要尺寸的形状。随着半导体器件的集成度不断提高，半导体器件中晶体管等组成结构的特征尺寸不断缩小，对光刻工艺的挑战也越来越大。从193浸式(193i)光刻工艺(immersion)发展到了极紫外(euv)光刻工艺，因其波长短(13.5nm)、分辨率高，能够实现更好的保真度，且只需进行单次图形曝光，减少了掩模版数目，促成了更高的成品率，因此成为应用于10nm以下的一种光刻技术。但是，现有的光刻工艺已然无法满足半导体器件中当前更小尺寸组成结构的制备，因此需要研究人员对制备工艺进行优化研发。


技术实现要素：

3.有鉴于此，本发明提供了一种半导体器件及其制作方法，有效解决现有技术存在的技术问题，优化半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
4.为实现上述目的，本发明提供的技术方案如下：
5.一种半导体器件的制作方法，包括：
6.提供待刻蚀结构，所述待刻蚀结构包括依次叠加的衬底基板、待刻蚀层、硬掩膜层及第一光阻层；
7.对所述第一光阻层进行曝光显影处理，在所述第一光阻层上形成具有第一设定线宽的多个第一初始镂空图案至第n初始镂空图案，所述第一初始镂空图案至所述第n初始镂空图案沿第一方向依次排列，n为大于或等于2的整数；
8.以所述第一光阻层为掩膜，对所述硬掩膜层进行刻蚀后去除所述第一光阻层，形成位于所述硬掩膜层上的第一沟槽；
9.形成第二光阻层，所述第二光阻层覆盖所述硬掩膜层及所述第一沟槽；
10.对所述第二光阻层进行曝光显影处理，在所述第二光阻层上形成具有第二设定线宽的第一中间镂空图案至第n中间镂空图案，其中，所述第一中间镂空图案至第n中间镂空图案沿所述第一方向依次排列，且第i中间镂空图案裸露第i初始镂空图案对应的部分所述第一沟槽，及裸露所述第i初始镂空图案和第i+1初始镂空图案分别各自对应所述第一沟槽之间的部分所述硬掩膜层，i为大于或等于1且小于n的整数；
11.以所述第二光阻层和所述硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第二光阻层及所述硬掩膜层，形成位于所述待刻蚀层上的第二沟槽。
12.可选的，去除所述第二光阻层及所述硬掩膜层后，还包括：
13.在所述待刻蚀层背离所述衬底基板一侧依次形成辅助硬掩膜层和第三光阻层，所
述辅助硬掩膜层覆盖所述第二沟槽及所述待刻蚀层背离所述衬底基板一侧表面；
14.对所述第三光阻层进行曝光显影处理，在所述第三光阻层上形成具有第三设定线宽的至少一个最终镂空图案，所述最终镂空图案对应相邻两个所述第二沟槽之间对应区域；
15.以所述第三光阻层为掩膜，对所述辅助硬掩膜层进行刻蚀后去除所述第三光阻层，形成位于所述辅助硬掩膜层上的第三沟槽；
16.形成第四光阻层，所述第四光阻层覆盖所述辅助硬掩膜层及所述第三沟槽；
17.对所述第四光阻层进行曝光显影处理，所述第四光阻层上形成具有第四设定线宽的辅助镂空图案，所述辅助镂空图案裸露部分所述第三沟槽，及裸露所述第三沟槽侧边的部分所述辅助硬掩膜层；
18.以所述第四光阻层和所述辅助硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第四光阻层及所述辅助硬掩膜层，形成位于所述待刻蚀层上的第四沟槽。
19.可选的，相邻所述第一镂空图案之间间距，与相邻所述第二镂空图案之间间距相同。
20.可选的，相邻所述第一镂空图案之间间距为32nm。
21.可选的，所述第一设定线宽至所述第四设定线宽相同。
22.可选的，所述第一设定线宽为32nm。
23.可选的，所述第二沟槽与所述第四沟槽在所述第一方向的线宽相同。
24.可选的，所述第二沟槽和所述第四沟槽在所述第一方向的线宽大于或等于2nm。
25.可选，所述硬掩膜层为非晶碳层；
26.所述待刻蚀层为氧化物或氮化物层。
27.相应的，本发明还提供了一种半导体器件，采用上述的半导体器件的制作方法制备而成。
28.相较于现有技术，本发明提供的技术方案至少具有以下优点：
29.本发明提供了一种半导体器件及其制作方法，通过第二光阻层和硬掩膜层共同作为掩膜以对待刻蚀层进行刻蚀，相较于仅仅通过第二光阻层为掩膜来刻蚀待刻蚀层的方式，本发明能够得到线宽尺寸更小的第二沟槽。本发明优化了半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
附图说明
30.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
31.图1为本发明实施例提供的一种半导体器件的制作方法的流程图；
32.图2a-图2f为图1中各步骤相应的结构示意图；
33.图3为本发明实施例提供的另一种半导体器件的制作方法的流程图；
34.图4a-图4f为图3中各步骤相应的结构示意图。
具体实施方式
35.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
36.正如背景技术所述，在半导体器件制造过程中，为了将掩模版上的设计线路图形转移到硅片上，首先需要通过光刻工艺来实现转移，然后通过刻蚀工艺得到在硅片上形成所需要尺寸的形状。随着半导体器件的集成度不断提高，半导体器件中晶体管等组成结构的特征尺寸不断缩小，对光刻工艺的挑战也越来越大。从193浸式(193i)光刻工艺(immersion)发展到了极紫外(euv)光刻工艺，因其波长短(13.5nm)、分辨率高，能够实现更好的保真度，且只需进行单次图形曝光，减少了掩模版数目，促成了更高的成品率，因此成为应用于10nm以下的一种光刻技术。但是，现有的光刻工艺已然无法满足半导体器件中当前更小尺寸组成结构的制备，因此需要研究人员对制备工艺进行优化研发。
37.基于此，本发明实施例提供了一种半导体器件及其制作方法，有效解决现有技术存在的技术问题，优化半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
38.为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图4f对本发明实施例提供的技术方案进行详细的描述。
39.参考图1所示，为本发明实施例提供的一种半导体器件的制作方法的流程图，其中，制作方法包括：
40.s1、提供待刻蚀结构，所述待刻蚀结构包括依次叠加的衬底基板、待刻蚀层、硬掩膜层及第一光阻层。
41.s2、对所述第一光阻层进行曝光显影处理，在所述第一光阻层上形成具有第一设定线宽的多个第一初始镂空图案至第n初始镂空图案，所述第一初始镂空图案至所述第n初始镂空图案沿第一方向依次排列，n为大于或等于2的整数。
42.s3、以所述第一光阻层为掩膜，对所述硬掩膜层进行刻蚀后去除所述第一光阻层，形成位于所述硬掩膜层上的第一沟槽。
43.s4、形成第二光阻层，所述第二光阻层覆盖所述硬掩膜层及所述第一沟槽。
44.s5、对所述第二光阻层进行曝光显影处理，在所述第二光阻层上形成具有第二设定线宽的第一中间镂空图案至第n中间镂空图案，其中，所述第一中间镂空图案至第n中间镂空图案沿所述第一方向依次排列，且第i中间镂空图案裸露第i初始镂空图案对应的部分所述第一沟槽，及裸露所述第i初始镂空图案和第i+1初始镂空图案分别各自对应所述第一沟槽之间的部分所述硬掩膜层，i为大于或等于1且小于n的整数。
45.s6、以所述第二光阻层和所述硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第二光阻层及所述硬掩膜层，形成位于所述待刻蚀层上的第二沟槽。
46.由上述内容可知，本发明提供的技术方案，通过第二光阻层和硬掩膜层共同作为掩膜以对待刻蚀层进行刻蚀，相较于仅仅通过第二光阻层为掩膜来刻蚀待刻蚀层的方式，本发明实施例能够得到线宽尺寸更小的第二沟槽。本发明实施例优化了半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
47.具体结合图2a至图2f对本发明实施例提供的制作方法进行更为详细的描述。图2a-图2f为图1中各步骤相应的结构示意图。
48.如图2a所示，对应步骤s1，提供待刻蚀结构，所述待刻蚀结构包括依次叠加的衬底基板100、待刻蚀层200、硬掩膜层300及第一光阻层410。
49.在本发明一实施例中，本发明提供的衬底基板可以为金属氮化物或金属氧化物等，其中金属包括但不限于ti、ta、zn和al，由此金属与o、n组成的氧化物或氮化物。其中，衬底基板的厚度范围可以为50-500埃，对此本发明不做具体限制。
50.本发明实施例提供的所述待刻蚀层可以为氧化物或氮化物层，如可以为氮氧化硅，或者为其他材质与o和/或n组成的氧化物或氮化物。其中待刻蚀层的厚度范围可以为50-500埃，对此本发明不做具体限制。
51.以及，本发明实施例提供的所述硬掩膜层可以为非晶碳层。本发明实施例引入apf(advanced patterning film)作为硬掩膜层，其中apf具有优良的物理性能，能够提供高蚀刻选择比和低线边缘粗糙度；apf可以采用cvd工艺沉积制备而成的非晶碳层。
52.如图2b所示，对应步骤s2，对所述第一光阻层410进行曝光显影处理，在所述第一光阻层410上形成具有第一设定线宽的多个第一初始镂空图案至第n初始镂空图案(如图中示意的第一初始镂空图案411和第二初始镂空图案412)，所述第一初始镂空图案至所述第n初始镂空图案沿第一方向x依次排列，n为大于或等于2的整数。
53.在本发明一实施例中，本发明以第一设定线宽为32nm为例进行说明。其中，相邻初始镂空图案之间的间距可以相同，且相邻初始镂空图案之间的间距可以与第一设定线宽相同，对此本发明不做具体限制。
54.如图2c所示，对应步骤s3，以所述第一光阻层410为掩膜，对所述硬掩膜层300进行刻蚀后去除所述第一光阻层410，形成位于所述硬掩膜层300上的第一沟槽310。
55.在本发明一实施例中，可以采用干法刻蚀工艺对硬掩膜层进行刻蚀。
56.如图2d所示，对应步骤s4，形成第二光阻层420，所述第二光阻层420覆盖所述硬掩膜层300及所述第一沟槽310。
57.如图2e所示，对应步骤s5，对所述第二光阻层420进行曝光显影处理，在所述第二光阻层420上形成具有第二设定线宽的第一中间镂空图案至第n中间镂空图案(如第一中间镂空图案421和第二中间镂空图案422)，其中，所述第一中间镂空图案至第n中间镂空图案沿所述第一方向x依次排列，且第i中间镂空图案裸露第i初始镂空图案对应的部分所述第一沟槽，及裸露所述第i初始镂空图案和第i+1初始镂空图案分别各自对应所述第一沟槽之间的部分所述硬掩膜层，i为大于或等于1且小于n的整数。
58.在本发明一实施例中，本发明可以以第二设定线宽为32nm为例进行说明；以及，中间镂空图案裸露第一沟槽的线宽可以为16nm，以此能够制备得到线宽为16nm的第二沟槽；对此还可以为其他裸露线宽，如中间镂空图案裸露第一沟槽的线宽可以为28nm，以此得到线宽为28nm的第二沟槽；或者，中间镂空图案裸露第一沟槽的线宽可以为8nm，以此得到线宽为8nm的第二沟槽，对此需要根据实际应用进行具体设计。其中，相邻中间镂空图案之间的间距距离可以相同，且相邻中间镂空图案之间的间距可以与第二设定线宽相同，对此本发明不做具体限制。
59.如图2f所示，对应步骤s6，以所述第二光阻层420和所述硬掩膜层300为掩膜，对所
述待刻蚀层200进行刻蚀后去除所述第二光阻层420及所述硬掩膜层300，形成位于所述待刻蚀层200上的第二沟槽210。
60.在本发明一实施例中，本发明实施例提供的技术方案还可以在上述任意一实施例提供制作方法形成半导体器件的基础上，进一步在待刻蚀层上进行刻蚀。如图3所示，为本发明实施例提供的另一种半导体器件的制作方法的流程图，其中，在步骤s6、去除所述第二光阻层及所述硬掩膜层后，还包括：
61.s7、在所述待刻蚀层背离所述衬底基板一侧依次形成辅助硬掩膜层和第三光阻层，所述辅助硬掩膜层覆盖所述第二沟槽及所述待刻蚀层背离所述衬底基板一侧表面。
62.s8、对所述第三光阻层进行曝光显影处理，在所述第三光阻层上形成具有第三设定线宽的至少一个最终镂空图案，所述最终镂空图案对应相邻两个所述第二沟槽之间对应区域。
63.s9、以所述第三光阻层为掩膜，对所述辅助硬掩膜层进行刻蚀后去除所述第三光阻层，形成位于所述辅助硬掩膜层上的第三沟槽。
64.s10、形成第四光阻层，所述第四光阻层覆盖所述辅助硬掩膜层及所述第三沟槽。
65.s11、对所述第四光阻层进行曝光显影处理，所述第四光阻层上形成具有第四设定线宽的辅助镂空图案，所述辅助镂空图案裸露部分所述第三沟槽，及裸露所述第三沟槽侧边的部分所述辅助硬掩膜层。
66.s12、以所述第四光阻层和所述辅助硬掩膜层为掩膜，对所述待刻蚀层进行刻蚀后去除所述第四光阻层及所述辅助硬掩膜层，形成位于所述待刻蚀层上的第四沟槽。
67.具体结合图4a至图4f对本发明实施例提供的制作方法进行更详细的描述。图4a-图4f为图3中各步骤相应的结构示意图。
68.如图4a所示，对应步骤s7，在所述待刻蚀层200背离所述衬底基板100一侧依次形成辅助硬掩膜层500和第三光阻层430，所述辅助硬掩膜层500覆盖所述第二沟槽210及所述待刻蚀层200背离所述衬底基板100一侧表面。
69.在本发明一实施例中，本发明提供的辅助硬掩膜层的材质可以与硬掩膜层的材质相同。
70.如图4b所示，对应步骤s8，对所述第三光阻层430进行曝光显影处理，在所述第三光阻层430上形成具有第三设定线宽的至少一个最终镂空图案431，所述最终镂空图案431对应相邻两个所述第二沟槽210之间对应区域。
71.如图4c所示，对应步骤s9，以所述第三光阻层430为掩膜，对所述辅助硬掩膜层500进行刻蚀后去除所述第三光阻层430，形成位于所述辅助硬掩膜层500上的第三沟槽510。
72.如图4d所示，对应步骤s10，形成第四光阻层440，所述第四光阻层440覆盖所述辅助硬掩膜层500及所述第三沟槽510。
73.如图4e所示，对应步骤s11，对所述第四光阻层440进行曝光显影处理，所述第四光阻层440上形成具有第四设定线宽的辅助镂空图案441，所述辅助镂空图案441裸露部分所述第三沟槽510，及裸露所述第三沟槽510侧边的部分所述辅助硬掩膜层500。
74.如图4f所示，对应步骤s12，以所述第四光阻层440和所述辅助硬掩膜层500为掩膜，对所述待刻蚀层200进行刻蚀后去除所述第四光阻层440及所述辅助硬掩膜层500，形成位于所述待刻蚀层200上的第四沟槽220。
75.在本发明上述任意一实施例中，本发明提供的相邻所述第一镂空图案之间间距，与相邻所述第二镂空图案之间间距相同。其中，本发明实施例提供的相邻所述第一镂空图案之间间距可以为32nm，对此本发明不做具体限制。
76.以及，本发明实施例提供的所述第一设定线宽至所述第四设定线宽相同。以及，本发明实施例提供的第一设定线宽可以与第一镂空图案的线宽相同。本发明提供的所述第一设定线宽可以为32nm，对此本发明不做具体限制。
77.本发明实施例提供的所述第二沟槽与所述第四沟槽在所述第一方向的线宽相同。其中，本发明提供的所述第二沟槽和所述第四沟槽在所述第一方向的线宽可以大于或等于2nm。
78.相应的，本发明实施例还提供了一种半导体器件，采用上述任意一实施例提供的半导体器件的制作方法制备而成。
79.本发明实施例提供了一种半导体器件及其制作方法，通过第二光阻层和硬掩膜层共同作为掩膜以对待刻蚀层进行刻蚀，相较于仅仅通过第二光阻层为掩膜来刻蚀待刻蚀层的方式，本发明实施例能够得到线宽尺寸更小的第二沟槽。本发明实施例优化了半导体器件的制作方法，实现半导体器件中更微小尺寸的组成结构的制备。
80.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。