一种全介质隔离硅磁敏三极管

1.本实用新型涉及传感器技术领域，具体涉及磁场传感器，尤其涉及一种全介质隔离结构的硅磁敏三极管。


背景技术：

2.硅磁敏三极管是对外加磁场有磁敏感效应的双极型半导体三极管，其磁敏感特性为载流子注入效应和洛伦兹力双重作用的结果，因此，载流子在磁场中的偏转程度对硅磁敏三极管的磁灵敏度、交叉干扰等特性有很大影响。
3.理论分析表明，立体化结构的硅磁敏三极管具有较好的磁敏感特性，采用合金法能够实现锗磁敏三极管立体结构制作，但硅磁敏三极管结构尺寸较小，仅能够通过微电子工艺制作平面结构。随着微机电系统(mems)技术的发展，突破了关键工艺技术，实现了硅磁敏三极管的结构立体化，但立体结构的硅磁敏三极管存在寄生效应等现象，严重影响了磁敏感特性和温度特性等性能，而有效限定载流子在磁场作用下的偏转、降低寄生效应，可以改善其性能。综上所述，立体化结构的硅磁敏三极管需要考虑元器件隔离，将mems技术和隔离工艺融合可以限定立体化结构硅磁敏三极管中的载流子在磁场的偏转程度。
4.双极集成电路中的隔离包括pn结隔离、介质隔离和pn结
‑
介质混合隔离等，其中，pn结隔离是比较常用的隔离方法，但立体化结构的硅磁敏三极管进行pn结隔离深度需要达到20～40μm，达到该深度结的扩散时间较长，且在扩散的过程中既会产生纵向扩散，又会产生横向扩散，使隔离区变宽，严重影响器件的集成化。
5.因此，制作具有小型化和集成化的硅磁敏三极管，使其能够有效限定载流子在磁场中的偏转程度、减少寄生效应对硅磁敏三极管的影响，且具有良好的抗辐射能力、磁敏感特性和温度特性，是目前亟需解决的问题。


技术实现要素：

6.为了克服上述问题，本发明人进行了锐意研究，设计出一种全介质隔离硅磁敏三极管及其制作工艺，通过融合mems技术和绝缘衬底上的硅(soi)工艺在器件硅上制作出具有全介质隔离结构的硅磁敏三极管，在实现硅磁敏三极管立体化结构的同时，有效实现元器件间隔离，同时限定了载流子在磁场作用下的偏转程度，改善了硅磁敏三极管的磁灵敏度和温度特性，从而完成了本实用新型。
7.具体来说，本实用新型的目的在于提供以下方面：
8.第一方面，提供一种全介质隔离硅磁敏三极管，所述全介质隔离硅磁敏三极管包括soi硅磁敏三极管和介质隔离环，所述soi硅磁敏三极管包括器件硅1、衬底硅2和埋层二氧化硅3，在器件硅1上设置有硅磁敏三极管，
9.介质隔离环与埋层二氧化硅3形成全介质隔离结构；
10.所述介质隔离环包括介质隔离环一51、介质隔离环二52和介质隔离环三53，三者均设置在器件硅1中；
11.所述器件硅1的厚度为20～40μm，衬底硅2的厚度为450～600μm，埋层二氧化硅3的厚度为500～1000nm。
12.第二方面，提供一种全介质隔离硅磁敏三极管的制作工艺，优选用于制作第一方面所述的全介质隔离硅磁敏三极管，所述制作工艺包括以下步骤：
13.步骤1，清洗晶圆一，并在晶圆一上表面一次光刻，刻蚀对版标记；
14.步骤2，清洗晶圆二，双面生长二氧化硅层；
15.步骤3，将晶圆一下表面与晶圆二上表面进行键合；
16.步骤4，二次光刻，将晶圆一上表面的对版标记转移至晶圆二的下表面；
17.步骤5，将晶圆一上表面进行减薄处理，并抛光、清洗形成soi晶圆；
18.步骤6，三次光刻，在器件硅1的上表面刻蚀介质隔离环的隔离槽和基区深槽；
19.步骤7，向基区深槽内注入硼离子，形成p
+
重掺杂区；
20.步骤8，在器件硅1的上表面生长二氧化硅层，填充隔离槽和基区深槽，形成介质隔离环和基区。
21.第三方面，提供了一种第二方面所述制作工艺制备得到的全介质隔离硅磁敏三极管。
22.本实用新型所具有的有益效果包括：
23.(1)本实用新型提供的全介质隔离硅磁敏三极管，通过在器件硅上制作介质隔离环，使得介质隔离环与埋层二氧化硅形成全介质隔离结构，将硅磁敏三极管包裹，实现了其与负载电阻、衬底有效隔离，限定了载流子的偏转，减少了衬底的寄生效应，提高了硅磁敏三极管的抗辐照能力，改善了磁灵敏度和温度特性；
24.(2)本实用新型提供的全介质隔离硅磁敏三极管的制作工艺，融合mems技术和soi工艺，制作的全介质隔离结构可与集成化工艺兼容，实现了硅磁敏三极管的小型化和集成化；
25.(3)本实用新型提供的制作工艺制备的全介质隔离硅磁敏三极管，在实现立体化结构硅磁敏三极管的同时，限定了载流子在磁场作用下的偏转程度，为高性能硅磁敏三极管的批量生产奠定了基础。
附图说明
26.图1示出根据本实用新型一种优选实施方式的全介质隔离硅磁敏三极管的整体结构示意图；
27.图2示出根据本实用新型一种优选实施方式的全介质隔离硅磁敏三极管的俯视结构示意图；
28.图3示出根据本实用新型一种优选实施方式的全介质隔离硅磁敏三极管的等效电路图；
29.图4
‑
1～4
‑
10示出本实用新型一种优选实施方式的全介质隔离硅磁敏三极管的制作工艺流程图；
30.图5
‑
1～5
‑
3示出本实用新型实验例1中所述的无隔离结构的硅磁敏三极管、pn结隔离结构的硅磁敏三极管和全介质隔离结构的硅磁敏三极管的i
c
‑
v
ce
特性曲线图；
31.图6
‑
1～6
‑
3示出本实用新型实验例1中不同磁场下无隔离结构的硅磁敏三极管、
pn结隔离结构的硅磁敏三极管和全介质隔离结构的硅磁敏三极管的i
c
‑
v
ce
特性曲线图；
32.图7
‑
1～7
‑
3示出本实用新型实验例1中不同温度下无隔离结构的硅磁敏三极管、pn结隔离结构的硅磁敏三极管和全介质隔离结构的硅磁敏三极管的i
c
‑
v
ce
特性曲线图。
33.附图标号说明：
[0034]1‑
器件硅；
[0035]2‑
衬底硅；
[0036]3‑
埋层二氧化硅；
[0037]4‑
发射区；
[0038]
51
‑
介质隔离环一；
[0039]
52
‑
介质隔离环二；
[0040]
53
‑
介质隔离环三；
[0041]6‑
集电区；
[0042]7‑
基区；
[0043]8‑
二氧化硅层；
[0044]
91
‑
金属al层一；
[0045]
92
‑
金属al层二；
[0046]
b
‑
基极；
[0047]
c
‑
集电极；
[0048]
e
‑
发射极；
[0049]
r
b
‑
基极负载电阻；
[0050]
r
l
‑
集电极负载电阻；
[0051]
v
dd
‑
电源；
[0052]
gnd
‑
接地；
[0053]
v
out
‑
输出电压；
[0054]
smst
‑
硅磁敏三极管。
具体实施方式
[0055]
下面通过附图和实施例对本实用新型进一步详细说明。通过这些说明，本实用新型的特点和优点将变得更为清楚明确。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
[0056]
本实用新型的第一方面，提供了一种全介质隔离硅磁敏三极管，其包括soi硅磁敏三极管和介质隔离环，所述soi硅磁敏三极管包括器件硅1、衬底硅2和埋层二氧化硅3，在器件硅1上设置有硅磁敏三极管，
[0057]
其中，介质隔离环与埋层二氧化硅形成全介质隔离结构，以实现硅磁敏三极管的全介质隔离，如图1所示。
[0058]
其中，所述soi为绝缘衬底上的硅。
[0059]
根据本实用新型一种优选的实施方式，所述器件硅1为<100>晶向双面抛光高阻p型单晶硅片，厚度为20～40μm。
[0060]
优选地，所述器件硅1的厚度为30μm；
[0061]
更优选地，所述器件硅1的电阻率大于100ω
·
cm。
[0062]
根据本实用新型一种优选的实施方式，所述衬底硅2为<100>晶向双面抛光高阻p型单晶硅片，厚度为450～600μm。
[0063]
优选地，所述衬底硅2的厚度为500μm，电阻率大于100ω
·
cm。
[0064]
在进一步优选的实施方式中，所述埋层二氧化硅3制作在器件硅1和衬底硅2之间，厚度为500～1000nm，优选为800nm。
[0065]
根据本实用新型一种优选的实施方式，所述介质隔离环包括介质隔离环一51、介质隔离环二52和介质隔离环三53，如图1所示，均设置在器件硅1中。
[0066]
优选地，所述介质隔离环一设置在器件硅1的中部，介质隔离环二和介质隔离环三设置在介质隔离环一的两侧，三个介质隔离环相互独立。
[0067]
更优选地，所述介质隔离环一与介质隔离环二之间的距离大于等于2μm，优选为2μm，介质隔离环二与介质隔离环三之间的距离大于等于2μm，优选为2μm。
[0068]
在本实用新型中，受到光刻和工艺的限制，相邻的介质隔离环间距无法制作的过小，而间距过大则会影响整体结构的集成度，本发明人经过反复试验，发现将三个介质隔离环之间的间距设置为大于等于2μm，优选为2μm时，既能满足加工工艺要求，又可以保证整体结构的集成度。
[0069]
在进一步优选的实施方式中，所述介质隔离环一、介质隔离环二和介质隔离环三的隔离环介质均为二氧化硅。
[0070]
在更进一步优选的实施方式中，所述介质隔离环一、介质隔离环二和介质隔离环三的深度均与器件硅1的厚度一致，均为20～40μm，优选为30μm。
[0071]
优选地，所述介质隔离环的宽度为1～2μm，优选为1.5μm。
[0072]
其中，所述介质隔离环的宽度指的是介质隔离环的隔离槽的宽度，即隔离槽沿x轴和y轴方向填充的介质宽度，如图1所示(x，y，z表示的是坐标轴)。
[0073]
在本实用新型中，介质隔离环一、介质隔离环二和介质隔离环三与埋层二氧化硅3形成全介质隔离结构，实现了硅磁敏三极管、负载电阻和衬底之间的有效隔离。
[0074]
根据本实用新型一种优选的实施方式，所述硅磁敏三极管包括发射区4、集电区6和基区7，均设置在介质隔离环一内部。
[0075]
在进一步优选的实施方式中，所述集电区6制作在器件硅1的上表面，其掺杂类型为n
+
重掺杂，掺杂浓度为1e15～1e16cm
‑3，优选为1e15cm
‑3；
[0076]
所述基区7制作在器件硅1的上表面，其掺杂类型为p
+
重掺杂，掺杂浓度为1e18～1e19cm
‑3，优选为1e18cm
‑3。
[0077]
优选地，在器件硅1的上表面采用icp(感应耦合等离子体)刻蚀基区深槽，通过基区深槽注入硼离子，形成p
+
重掺杂区，作为基区，其中，所述基区深槽刻蚀深度为25
‑
30μm，优选为25μm，宽度2
‑
4μm，优选为3μm。
[0078]
本发明人研究发现，采用上述方法制作基区可增加硼离子注入的深度，有效调制载流子在基区内的复合，改善了硅磁敏三极管的磁灵敏度。
[0079]
在更进一步优选的实施方式中，所述发射区4制作在器件硅1的下表面，其掺杂类型为n
+
重掺杂，掺杂浓度为1e18～1e20cm
‑3，优选为1e20cm
‑3。
[0080]
优选地，在衬底硅2下表面刻蚀形成发射区腐蚀坑，刻蚀位置与器件硅1上表面的
集电区6相对应，通过发射区腐蚀坑注入磷离子，可在器件硅1下表面形成n
+
重掺杂区，作为发射区4；
[0081]
其中，发射区腐蚀坑的深度与衬底硅2的厚度一致，均为450～600μm，优选为500μm。
[0082]
更优选地，所述硅磁敏三极管的基区长度为发射区4与基区7之间的距离，优选为150
‑
180μm，如180μm；
[0083]
基区宽度为发射区4与集电区6之间的距离，优选为20～40μm，如30μm。
[0084]
其中，基区长度和基区宽度在上述优选范围内能够使磁敏三极管磁敏感特性较好。
[0085]
根据本实用新型一种优选的实施方式，在所述器件硅1上还制作有基极负载电阻r
b
和集电极负载电阻r
l
，其中，所述基极负载电阻r
b
设置在介质隔离环二内部，集电极负载电阻r
l
设置在介质隔离环三内部。
[0086]
在进一步优选的实施方式中，所述基极负载电阻r
b
和集电极负载电阻r
l
均为n
‑
掺杂，掺杂离子类型均为磷离子，掺杂浓度为5e14～5e15cm
‑3，优选为5e14cm
‑3；
[0087]
基极负载电阻r
b
和集电极负载电阻r
l
的阻值均为1.5～3.0kω，优选为1.5kω。
[0088]
本发明人研究发现，设置在介质隔离环二和介质隔离环三内部的基极负载电阻r
b
和集电极负载电阻r
l
均由n
‑
掺杂区形成，三个介质隔离环相互独立能够有效抑制在磁场作用下载流子过偏转，以及实现元器件间的电隔离。
[0089]
根据本实用新型一种优选的实施方式，在器件硅1的上表面和衬底硅2的下表面均设置有二氧化硅层8，以起到绝缘或钝化的作用；
[0090]
其中，所述二氧化硅层8的厚度为500～1000nm，优选为800nm。
[0091]
在进一步优选的实施方式中，在器件硅1上表面的二氧化硅层8表面刻蚀有引线孔，在引线孔上表面真空蒸镀有金属al层一91，
[0092]
在衬底硅2下表面的二氧化硅层8的表面真空蒸镀有金属al层二92。
[0093]
优选地，反刻金属al层一形成集电极c、基极b、金属互连线和压焊点，蒸镀形成的金属al层二形成发射极e。
[0094]
在更进一步优选的实施方式中，如图2所示，所述基极与基极负载电阻r
b
的一端连接，集电极与集电极负载电阻r
l
的一端连接，
[0095]
所述基极负载电阻r
b
的另一端、集电极负载电阻r
l
的另一端分别与电源v
dd
连接，
[0096]
所述发射极接地gnd。
[0097]
其中，集电极与r
l
连接处作为输出电压v
out
端。
[0098]
在本实用新型中，如图3所示，当v
dd
恒定，沿磁敏感方向外加磁场时，硅磁敏三极管smst的集电极电流会发生改变，因此r
l
两端的电压也会改变，即集电极电压会随着外加磁场的改变而改变，通过集电极电压的变化情况可以得到沿磁敏感方向外加磁场的大小。
[0099]
本实用新型提供的硅磁敏三极管，采用全介质隔离结构实现了硅磁敏三极管、负载电阻和衬底之间的有效隔离，有效实现元器件间隔离，同时限定了载流子在磁场作用下的偏转程度，改善了硅磁敏三极管的磁灵敏度和温度特性。
[0100]
本实用新型的第二方面，提供了一种全介质隔离硅磁敏三极管的制作工艺，优选用于制作第一方面所述的硅磁敏三极管，所述制作工艺包括以下步骤，如图4
‑
1～4
‑
10所
示：
[0101]
步骤1，清洗晶圆一，并在晶圆一上表面一次光刻，刻蚀对版标记。
[0102]
其中，所述晶圆一为<100>晶向双面抛光高阻p型单晶硅片，电阻率大于100ω
·
cm。
[0103]
优选地，采用rca标准清洗法清洗晶圆。
[0104]
步骤2，清洗晶圆二，双面生长二氧化硅层，如图4
‑
1所示。
[0105]
优选地，所述晶圆二<100>晶向双面抛光高阻p型单晶硅片，电阻率大于100ω
·
cm。
[0106]
更优选地，采用热氧化法双面生长二氧化硅层，在晶圆二上表面生长埋层二氧化硅3，下表面生长二氧化硅层8；
[0107]
厚度均为500～1000nm，优选为800nm。
[0108]
步骤3，将晶圆一下表面与晶圆二上表面进行键合。
[0109]
步骤4，二次光刻，将晶圆一上表面的对版标记转移至晶圆二的下表面。
[0110]
其中，优选采用双面光刻工艺转移对版标记。
[0111]
步骤5，将晶圆一上表面进行减薄处理，并抛光、清洗形成soi晶圆，如图4
‑
2所示。
[0112]
其中，优选采用晶圆减薄机减薄晶圆一上表面，减薄至20μm
‑
40μm，优选为30μm。
[0113]
减薄后的晶圆一为器件硅1，晶圆二为衬底硅2。
[0114]
步骤6，三次光刻，在器件硅1的上表面刻蚀介质隔离环的隔离槽和基区深槽，如图4
‑
3所示。
[0115]
其中，优选采用干法刻蚀隔离槽和基区深槽。
[0116]
在本实用新型中，立体化结构的硅磁敏三极管基区宽度为20～40μm，现有技术在硅磁敏三极管中制作介质隔离环时存在单次刻蚀深度不够的问题，为了解决上述问题，本实用新型优选在制作过程中先在晶圆一下表面刻蚀10
‑
20μm深度的隔离槽，然后将晶圆一下表面与晶圆二上表面进行键合并形成soi晶圆后，在器件硅1的上表面继续刻蚀隔离槽直至两次刻蚀形成的隔离槽穿通，之后填充介质并进行平坦化处理，通过使用双次工艺制作解决了单次工艺制作刻蚀深度不够的问题。
[0117]
根据本实用新型一种优选的实施方式，刻蚀的隔离槽的深度与器件硅的厚度一致，均为20μm
‑
40μm，优选为30μm；隔离槽的宽度为1
‑
2μm，优选为1.5μm；
[0118]
刻蚀的基区深槽的深度为25
‑
30μm，优选为25μm；基区深槽的宽度为2
‑
4μm，优选为3μm。
[0119]
步骤7，向基区深槽内注入硼离子，形成p
+
重掺杂区。
[0120]
优选地，采用icp技术刻蚀基区深槽，基区的掺杂浓度为1e18～1e19cm
‑3，优选为1e18cm
‑3。
[0121]
更优选地，刻蚀的基区的内侧面为斜面，其内侧面与z轴的夹角为5～10
°
。
[0122]
本发明人研究发现，采用icp刻蚀基区深槽，有利于增加硼离子注入的深度，有效调制载流子在基区内的复合，改善硅磁敏三极管的磁灵敏度。
[0123]
步骤8，在器件硅1的上表面生长二氧化硅层，填充隔离槽和基区深槽，形成介质隔离环和基区，如图4
‑
4所示。
[0124]
优选地，采用气相外延方法在器件硅1的上表面生长二氧化硅层，向隔离槽和基区
深槽内填充二氧化硅，以实现各元器件间的有效隔离。
[0125]
其中，在填充隔离槽和基区深槽后，抛光器件硅1的上表面，形成介质隔离环一、介质隔离环二、介质隔离环三和基区7。
[0126]
步骤9，清洗soi晶圆，并在器件硅1上表面生长一层薄氧。
[0127]
其中，薄氧的厚度为30～50nm。
[0128]
步骤10，四次光刻，在器件硅1的上表面分别刻蚀集电极负载电阻r
l
窗口和基极负载电阻r
b
窗口，并注入磷离子，形成n
‑
掺杂区，作为集电极负载电阻r
l
和基极负载电阻r
b
，如图4
‑
5所示。
[0129]
优选地，集电极负载电阻r
l
和基极负载电阻r
b
的掺杂浓度均为5e14～5e15cm
‑3，优选为5e14cm
‑3；
[0130]
基极负载电阻r
b
和集电极负载电阻r
l
的阻值均为1.5～3.0kω，优选为1.5kω。
[0131]
步骤11，五次光刻，在器件硅1上表面刻蚀集电区窗口，并注入磷离子，形成n
+
重掺杂区，作为集电区6，如图4
‑
6所示。
[0132]
优选地，集电区的掺杂浓度为1e15～1e16cm
‑3，优选为1e15cm
‑3。
[0133]
步骤12，清洗soi晶圆，进行高温退火处理，分别形成集电区6、基区7和负载电阻，去除薄氧层。
[0134]
步骤13，清洗soi晶圆，在器件硅1上表面生长二氧化硅层。
[0135]
优选地，采用化学气相沉积(cvd)法在器件硅1上表面生长二氧化硅层，作为绝缘层。
[0136]
更优选地，所述二氧化硅层的厚度为400～800nm，优选为500nm。
[0137]
步骤14，六次光刻，在器件硅1上表面刻蚀引线孔，形成集电区6、基区7及负载电阻的引线孔，如图4
‑
7所示。
[0138]
步骤15，七次光刻，在衬底硅2下表面刻蚀发射区窗口，形成腐蚀坑，并注入磷离子，形成n
+
重掺杂区，作为发射区4，如图4
‑
8所示。
[0139]
其中，采用icp刻蚀发射区窗口，所述发射区腐蚀坑的刻蚀位置与器件硅1上表面的集电区6相对应；
[0140]
优选地，发射区中磷离子的掺杂浓度为1e18～1e20cm
‑3，优选为1e20cm
‑3。
[0141]
步骤16，清洗soi晶圆，进行高温退火处理，形成发射区4。
[0142]
步骤17，清洗soi晶圆，在器件硅1上表面生长al层。
[0143]
优选地，采用真空蒸镀方法在器件硅1的上表面生长金属al层一，
[0144]
厚度为400nm～600nm，优选为500nm。
[0145]
步骤18，八次光刻，反刻金属al层一，在器件硅1上表面形成金属al互连线和电极，如图4
‑
9所示。
[0146]
步骤19，清洗soi晶圆，在衬底硅2下表面生长金属al层二，如图4
‑
10所示。
[0147]
其中，采用真空蒸镀方法在衬底硅2下表面生长金属al层二。
[0148]
步骤20，合金化，形成欧姆接触。
[0149]
优选地，所述合金化优选为在420℃真空或氮气环境下处理30min。
[0150]
本实用新型的第三方面，提供了一种第二方面所述制作工艺制备得到的全介质隔离硅磁敏三极管。
[0151]
其中，该硅磁敏三极管采用无磁化封装工艺封装芯片，完成全介质隔离硅磁敏三极管的制作。
[0152]
本实用新型所述融合mems技术和soi工艺制作的具有全介质隔离结构的硅磁敏三极管，能够有有效实现元器件间隔离，同时限定了载流子在磁场作用下的偏转程度，改善了硅磁敏三极管的磁灵敏度和温度特性，实现了硅磁敏三极管的小型化和集成化，为高性能硅磁敏三极管的批量生产奠定了基础。
[0153]
实施例
[0154]
实施例1
[0155]
按照下述步骤制作全介质隔离硅磁敏三极管：
[0156]
步骤1，清洗晶圆一，并在晶圆一上表面一次光刻，刻蚀对版标记。
[0157]
其中，所述晶圆一为<100>晶向双面抛光高阻p型单晶硅片，电阻率大于100ω
·
cm。
[0158]
优选地，采用rca标准清洗法清洗晶圆。
[0159]
步骤2，清洗晶圆二，双面生长二氧化硅层。
[0160]
所述晶圆二<100>晶向双面抛光高阻p型单晶硅片，电阻率大于100ω
·
cm。
[0161]
采用热氧化法双面生长二氧化硅层，在晶圆二上表面生长埋层二氧化硅，下表面生长二氧化硅层。
[0162]
厚度均为800nm。
[0163]
步骤3，将晶圆一下表面与晶圆二上表面进行键合。
[0164]
步骤4，二次光刻，将晶圆一上表面的对版标记转移至晶圆二的下表面。
[0165]
其中，采用双面光刻工艺转移对版标记。
[0166]
步骤5，将晶圆一上表面进行减薄处理，并抛光、清洗形成soi晶圆。
[0167]
其中，采用晶圆减薄机减薄晶圆一上表面，减薄至30μm。
[0168]
减薄后的晶圆一为器件硅，晶圆二为衬底硅。
[0169]
步骤6，三次光刻，在器件硅1的上表面刻蚀介质隔离环的隔离槽和基区深槽。
[0170]
其中，采用干法刻蚀隔离槽和基区深槽。
[0171]
根据本实用新型一种优选的实施方式，刻蚀的隔离槽的深度与器件硅的厚度一致，均为30μm；隔离槽的宽度为1.5μm；
[0172]
刻蚀的基区深槽的深度为25μm；基区深槽的宽度为3μm。
[0173]
步骤7，向基区深槽内注入硼离子，形成p
+
重掺杂区。
[0174]
优选地，采用icp技术刻蚀基区深槽，基区的掺杂浓度为1e18cm
‑3。
[0175]
刻蚀的基区的内侧面为斜面，其内侧面与z轴的夹角为5～10
°
。
[0176]
本发明人研究发现，采用icp刻蚀基区深槽，有利于增加硼离子注入的深度，有效调制载流子在基区内的复合，改善硅磁敏三极管的磁灵敏度。
[0177]
步骤8，在器件硅的上表面生长二氧化硅层，填充隔离槽和基区深槽，形成介质隔离环和基区。
[0178]
采用气相外延方法在器件硅的上表面生长二氧化硅层，向隔离槽和基区深槽内填充二氧化硅，以实现各元器件间的有效隔离。
[0179]
其中，在填充隔离槽和基区深槽后，抛光器件硅的上表面，形成介质隔离环一、介
质隔离环二、介质隔离环三和基区。
[0180]
步骤9，清洗soi晶圆，并在器件硅上表面生长一层薄氧。
[0181]
其中，薄氧的厚度为30nm。
[0182]
步骤10，四次光刻，在器件硅的上表面分别刻蚀集电极负载电阻r
l
窗口和基极负载电阻r
b
窗口，并注入磷离子，形成n
‑
掺杂区，作为集电极负载电阻r
l
和基极负载电阻r
b
。
[0183]
优选地，集电极负载电阻r
l
和基极负载电阻r
b
的掺杂浓度均为5e14cm
‑3；
[0184]
基极负载电阻r
b
和集电极负载电阻r
l
的阻值均为1.5kω。
[0185]
步骤11，五次光刻，在器件硅上表面刻蚀集电区窗口，并注入磷离子，形成n
+
重掺杂区，作为集电区。
[0186]
优选地，集电区的掺杂浓度为1e15cm
‑3。
[0187]
步骤12，清洗soi晶圆，进行高温退火处理，分别形成集电区、基区和负载电阻，去除薄氧层。
[0188]
步骤13，清洗soi晶圆，在器件硅上表面生长二氧化硅层。
[0189]
采用cvd法在器件硅上表面生长二氧化硅层，作为绝缘层。
[0190]
更优选地，所述二氧化硅层的厚度为500nm。
[0191]
步骤14，六次光刻，在器件硅上表面刻蚀引线孔，形成集电区、基区及负载电阻的引线孔。
[0192]
步骤15，七次光刻，在衬底硅下表面刻蚀发射区窗口，形成腐蚀坑，并注入磷离子，形成n
+
重掺杂区，作为发射区。
[0193]
其中，采用icp刻蚀发射区窗口，所述发射区腐蚀坑的刻蚀位置与器件硅上表面的集电区相对应；
[0194]
优选地，发射区中磷离子的掺杂浓度为1e20cm
‑3。
[0195]
步骤16，清洗soi晶圆，进行高温退火处理，形成发射区。
[0196]
步骤17，清洗soi晶圆，在器件硅上表面生长al层。
[0197]
采用真空蒸镀方法在器件硅的上表面生长金属al层一，厚度为500nm。
[0198]
步骤18，八次光刻，反刻金属al层一，在器件硅上表面形成金属al互连线和电极。
[0199]
步骤19，清洗soi晶圆，在衬底硅下表面生长金属al层二。
[0200]
其中，采用真空蒸镀方法在衬底硅2下表面生长金属al层二。
[0201]
步骤20，合金化，形成欧姆接触。
[0202]
其中，所述合金化优选为在420℃真空或氮气环境下处理30min。
[0203]
采用无磁化封装工艺，封装芯片，完成硅磁敏三极管的制备。
[0204]
实验例
[0205]
实验例1
[0206]
本实验例采用tcad
‑
athena软件构建无隔离结构的硅磁敏三极管、pn结隔离结构的硅磁敏三极管和本实用新型实施例1所述的全介质隔离结构的硅磁敏三极管的工艺仿真模型，仿真研究不同磁场、温度下硅磁敏三极管的i
c
‑
v
ce
特性(i
c
为集电极电流，v
ce
为集电极电压)，对比结果如图5
‑
1～5
‑
3、图6
‑
1～6
‑
3及图7
‑
1～7
‑
3所示。
[0207]
其中，图5
‑
1～5
‑
3分别示出了无隔离结构的硅磁敏三极管、pn结隔离结构的硅磁敏三极管和本实用新型实施例1所述的全介质隔离结构的硅磁敏三极管的i
c
‑
v
ce
特性，在室
温(t＝300k)且无外加磁场时，设定条件如下：集电极电压v
ce
的范围为0v～5v，步长为0.25v，基极注入电流i
b
的范围为0ma～5ma，步长为1ma。
[0208]
由图5
‑
1～5
‑
3可知，三种结构的硅磁敏三极管放大倍数β都小于1，在相同条件下与无隔离结构硅磁敏三极管集电极电流i
c
(2.3ma)进行对比，全介质隔离结构硅磁敏三极管的集电极电流i
c
(2.4ma)更大，而pn结隔离结构硅磁敏三极管的集电极电流i
c
(2.2ma)则有所下降，因此基于全介质隔离结构制作的硅磁敏三极管i
c
‑
v
ce
特性较好。
[0209]
图6
‑
1～6
‑
3分别示出了不同磁场下无隔离结构的硅磁敏三极管、pn结隔离结构的硅磁敏三极管和全介质隔离结构硅磁敏三极管的i
c
‑
v
ce
特性，在室温(t＝300k)时设定条件如下：集电极电压v
ce
的范围为0v～5v，步长为0.25v，基极注入电流i
b
为5ma，分别向三种结构的硅磁敏三极管磁敏感方向施加
±
0.3t的磁场。
[0210]
由图6
‑
1～6
‑
3可知，全介质隔离结构的硅磁敏三极管磁灵敏度s(0.88ma/t)最大，pn结隔离结构的硅磁敏三极管磁灵敏度s(0.75ma/t)次之，无隔离结构的硅磁敏三极管磁灵敏度s(0.74ma/t)最小，因此基于全介质隔离结构制作的硅磁敏三极管磁灵敏度较好。
[0211]
图7
‑
1～7
‑
3分别示出了不同温度下无隔离结构的硅磁敏三极管、pn结隔离结构的硅磁敏三极管和全介质隔离结构硅磁敏三极管的i
c
‑
v
ce
特性，在无外加磁场时设定条件如下：集电极电压v
ce
的范围为0v～5v，步长为0.25v，基极注入电流i
b
为5ma，三种结构的硅磁敏三极管的温度变化范围为
‑
40℃～85℃，步长20℃。
[0212]
由图7可知，全介质隔离结构的硅磁敏三极管温度系数a(1629ppm/℃)最小，pn结隔离结构硅磁敏三极管温度系数a(1669ppm/℃)次之，无隔离结构硅磁敏三极管温度系数a(1676ppm/℃)最大，因此基于全介质隔离结构制作的硅磁敏三极管温度漂移最小。
[0213]
综上所述，本实用新型所述制作工艺，即融合mems技术和soi工艺在器件硅上设计制作的具有全介质隔离结构的硅磁敏三极管，能够有效实现元器件间隔离，同时限定了载流子在磁场作用下的偏转程度，改善了硅磁敏三极管的磁灵敏度和温度特性，实现了该硅磁敏三极管小型化和集成化，为高性能硅磁敏三极管的批量生产奠定了基础。
[0214]
在本实用新型的描述中，需要说明的是，术语“上”、“下”、“内”、“外”、“前”、“后”等指示的方位或位置关系为基于本实用新型工作状态下的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
[0215]
以上结合了优选的实施方式对本实用新型进行了说明，不过这些实施方式仅是范例性的，仅起到说明性的作用。在此基础上，可以对本实用新型进行多种替换和改进，这些均落入本实用新型的保护范围内。