超结功率MOSFET的制作方法

超结功率mosfet
技术领域
1.本技术涉及半导体器件技术领域，具体涉及一种超结功率mosfet及其制备方法。


背景技术：

2.功率mosfet(金属氧化物半导体场效应晶体管，metal-oxide-semiconductor field-effect transistor)是多子导电性器件，具有开关速度快、输入阻抗高、易驱动、不存在二次击穿现象等优点。理想的功率mosfet应具有较低的导通电阻、开关损耗和较高的阻断电压；由于其导通电阻和击穿电压之间的牵制作用，限制了功率mosfet的发展。目前改善功率mosfet性能(如功率、频率)的主要实现方式包括：改进制备工艺和器件结构，通过改进器件结构优化性能的mosfet主要包括沟槽栅vdmos(垂直双扩散金属氧化物半导体场效应管，vertical double-diffused mosfet)和dmos(双扩散金属氧化物半导体场效应管，double-diffused mosfet)。但在高压应用领域，随着击穿电压的升高，功率vdmos的外延层厚度不断增加，掺杂浓度逐渐降低，导致导通电阻会随着击穿电压的增大而成2.5次方急剧增加，使得通态功耗增加。
3.随着纵向耐压层新结构(即超结的耐压结构)理论的提出，打破了硅限理论，它利用的是电荷补偿理论。如图1所示，现有的超结功率mosfet的漂移区一般由一系列横向交替排列的p型区和n型区组成；当加上反偏电压时，器件内部不仅存在纵向电场，在两个阱区之间还存在横向电场；虽在击穿之前p型区和n型区能够完全耗尽时，可实现击穿电压不降低的情况下降低导通电阻而不会使击穿电压下降；但其仍不能满足高压应用领域对功率mosfet的性能要求。
4.因此，亟待开发出性能更优的超结功率mosfet。


技术实现要素：

5.鉴于此，本技术提供一种超结功率mosfet，以改善现有超结功率mosfet的性能。
6.本技术提供的一种超结功率mosfet，在所述mosfet的截面上，所述mosfet包括：半导体衬底，所述半导体衬底具有相对设置的第一主表面和第二主表面；设于所述第一主表面上的漏极；设于所述第二主表面上第一导电类型区，所述第一导电类型区包括n个第二导电类型区和n个沟槽，n为正整数，所述第二导电类型区沿水平方向间隔设置，所述第二导电类型区之间的第一导电类型区与所述第二导电类型区形成超结结构，所述沟槽对应设于所述第二导电类型区上，所述沟槽底部与所述第二导电类型区相接触；沿所述沟槽及沟槽之间的平面设有栅极氧化层，所述平面与所述沟槽开口处于同一水平面上，所述沟槽内填充有沟槽栅极，所述平面上的栅极氧化层上设有平面栅极；所述沟槽栅极上设有源极。
7.在一些实施例中，所述第二导电类型区由沿竖直方向相连设置的多个子第二导电类型区构成。
8.在一些实施例中，所述沟槽为u型槽。
9.在一些实施例中，所述平面上的栅极氧化层上覆盖所述平面栅极设有钝化层；所
述钝化层上设有源极，所述源极通过接触孔与所述沟槽栅极连接。
10.在一些实施例中，所述第一导电类型区设有2n个第二导电类型的体区，所述第二导电类型的体区设于所述沟槽两侧与所栅极氧化层连接。
11.在一些实施例中，所述第一导电类型区设有2n个第一导电类型的源区，所述第一导电类型的源区设于所述沟槽两侧，填充于所述第二导电类型的体区与所栅极氧化层围成的区域。
12.在一些实施例中，所述第一导电类型为n型，所述第二导电类型为p型；或者，所述第一导电类型为p型，所述第二导电类型为n型。
13.在一些实施例中，所述漏极为金属电极；和/或，所述源极为铝电极或铜电极；和/或，所述沟槽栅极和平面栅极均为多晶硅栅极。
14.在一些实施例中，所述第一导电类型区为磷掺杂第一导电类型区；和/或，所述第二导电类型区为注入有硼的磷掺杂第一导电类型区；和/或，所述栅极氧化层为二氧化硅层。
15.在一些实施例中，所述钝化层为硼磷硅玻璃和二氧化硅混合材料层。
16.在一些实施例中，所述第二导电类型的体区为注入有硼的磷掺杂第一导电类型区；和/或，所述第一导电类型的源区为注入有砷和/或磷的磷掺杂第一导电类型区。
17.通过在超结结构的第二导电类型区上设置与源电极连接的沟槽栅极(即源极栅极)，使其与设置的平面栅极(即普通栅极)结合，产生的有益效果有：(1)沟槽栅极能够与超结结构同时产生电荷补偿效应，大幅降低所需耐压下超结结构的电阻率，从而能够降低导通电阻(rds(on))；(2)外延生长制备超结结构时，能够减少超结外延层的层数，相同耐压要求下用较少的外延层达到所需耐压；(3)基于电容由栅极氧化层决定，沟槽栅极结构能够增大栅极氧化层的电荷量，则设置的连接源极的沟槽栅极能够大幅降低栅-漏电容(cgd)、栅-源电容(cgs)，从而可降低栅-漏电荷(qgd)，增加开关速度，使超结功率mosfet具有更加优化的品质因数(figure of merit，fom)(fom＝rds(on)*qgd)。因此，本技术的在超结结构的第二导电类型区上设有与源极连接的沟槽栅极的超结功率mosfet能够减少外延生长制备超结结构的外延层层数，降低器件的导通电阻，优化器件的fom，且具有超低电容。
附图说明
18.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1是现有技术中的一种超结功率mosfet的截面结构示意图；
20.图2是本技术第一实施例的超结功率mosfet的截面结构示意图；
21.图3是本技术第二实施例的超结功率mosfet的截面结构示意图。
22.各附图标记分别代表：1、漏极；2、半导体衬底；3、第一导电类型区；4、第二导电类型区；5、沟槽；6、栅极氧化层；7、沟槽栅极；8、平面栅极；9、源极；10、第二导电类型的体区；11、第一导电类型的源区；12、接触孔；13、钝化层；21、第一主表面；22、第二主表面；41、子第二导电类型区。
具体实施方式
23.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
24.请参阅图2，本技术提供一种超结功率mosfet，在所述mosfet的截面上，所述mosfet包括：半导体衬底2，所述半导体衬底2具有相对设置的第一主表面21和第二主表面22；设于所述第一主表面21上的漏极(drain，d)1；设于所述第二主表面22上第一导电类型区3，所述第一导电类型区3包括n个第二导电类型区4和n个沟槽5，n为正整数，所述第二导电类型区4沿水平方向间隔设置，所述第二导电类型区4之间的第一导电类型区3与所述第二导电类型区4形成超结结构，所述沟槽5对应设于所述第二导电类型区4上，所述沟槽5底部与所述第二导电类型区4相接触；沿所述沟槽4及沟槽之间的平面设有栅极(gate，g)氧化层6，所述平面与所述沟槽5开口处于同一水平面上，所述沟槽5内填充有沟槽栅极7，所述平面上的栅极氧化层上设有平面栅极8；所述沟槽栅极7上设有源极9。
25.具体地，通过在第一导电类型区3中沿水平方向间隔设置n个第二导电类型区4，使得第二导电类型区4与第二导电类型区之间的第一导电类型区交替排列，形成超结结构；应当理解的是，这里对所述第一导电类型区3和第二导电类型区4的形状不作限制，示例性地，第二导电类型区4可为柱状或糖葫芦状，相邻两个第二导电类型区4之间的第一导电类型区3可为柱状或与糖葫芦匹配的形状。通过在超结结构的第二导电类型区3上设置与源极9连接的沟槽栅极7(即源极栅极)，使得：(1)沟槽栅极7与超结结构(由交替排列的第一导电类型区3和第二导电类型区4构成，)能够同时产生电荷补偿效应，大幅降低所需耐压下超结结构的电阻率，从而能够降低导通电阻(rds(on))。(2)外延生长制备超结结构时，能够减少超结外延层的层数，相同耐压要求下用较少的外延层达到所需耐压。(3)基于电容由栅极氧化层决定，沟槽栅极7能够增大栅极氧化层6的电荷量，则设置的连接源极9的沟槽栅极7能够大幅降低栅-漏电容(cgd)、栅-源电容(cgs)，从而可降低栅-漏电荷(qgd)，增加开关速度，使超结功率mosfet具有更优的品质因数(figure of merit，fom)(fom＝rds(on)*qgd)。因此，本实施例的设置有上述沟槽栅极7的超结功率mosfet能够减少外延生长制备超结结构的外延层层数，降低器件的导通电阻，优化器件的fom，且具有超低电容。
26.在一些实施例中，所述第一导电类型区3可为但不限于第一导电类型外延层，此时，上述超结功率mosfet能够减少外延层层数；示例性地，所述第一导电类型区3可为掺杂磷的第一导电类型外延层。
27.在一些实施例中，所述第二导电类型区4由沿竖直方向相连设置的多个子第二导电类型区41构成。示例性地，所述子第二导电类型区41可为椭球型，所述第二导电类型区4具有类似于糖葫芦状的结构。
28.在一些实施例中，所述沟槽5为u型槽。将沟槽5设置为u型槽，相对于v型槽或条形槽，可防止沟槽底部漏电，从而防止器件失效，有利于延长器件的使用寿命。
29.请一并参阅图3，在一些实施例中，所述平面上的栅极氧化6上覆盖所述平面栅极8设有钝化层13；所述钝化层13上设有源极9，所述源极9通过接触孔12与所述沟槽栅极7连接。通过设置钝化层13，能够提高所述半导体衬底2表面的平坦化，为光刻设置接触孔提供
更大的工艺范围；另外，在器件受到各类环境压力时，钝化层13能够对整个器件提供可靠的保护。
30.在一些实施例中，所述第一导电类型区3设有2n个第二导电类型的体区10，所述第二导电类型的体区10设于所述沟槽5两侧与所栅极氧化层6连接。
31.在一些实施例中，所述第一导电类型区3设有2n个第一导电类型的源区11，所述第一导电类型的源区11设于所述沟槽5两侧，填充于所述第二导电类型的体区10与所栅极氧化层6围成的区域。
32.在一些实施例中，所述第一导电类型为n型，所述第二导电类型为p型；或者，所述第一导电类型为p型，所述第二导电类型为n型。
33.在一些实施例中，所述半导体衬底2可为但不限于基于硅的半导体衬底，示例性地，所述半导体衬底2为硅片。
34.在一些实施例中，所述漏极(d)1可为但不限于金属电极；和/或，所述源极(source，s)9可为但不限于铝电极或铜电极；和/或，所述沟槽栅极7和平面栅极8均为多晶硅栅极。
35.在一些实施例中，所述第一导电类型区3可为但不限于磷掺杂第一导电类型区；和/或，所述第二导电类型区4可为但不限于注入有硼(boron，b)的磷掺杂第一导电类型区；和/或，所述栅极氧化层6可为但不限于二氧化硅层。
36.在一些实施例中，所述钝化层13可为硼磷硅玻璃(boron-phospho-silicate glass，bpsg)和二氧化硅(sio2)混合材料层。
37.在一些实施例中，所述第二导电类型的体区10可为注入有硼(b)的磷掺杂第一导电类型区；和/或，所述第一导电类型的源区11可为注入有砷(as)和/或磷(p)的磷掺杂第一导电类型区。
38.尽管已经相对于一个或多个实现方式示出并描述了本技术，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本技术包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
39.即，以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。
40.另外，在本技术的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。另外，对于特性相同或相似的结构元件，本技术可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本技术的描述
中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
41.在本技术中，“示例性”一词是用来表示“用作例子、例证或说明”。本技术中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本技术，本技术给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本技术。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本技术的描述变得晦涩。因此，本技术并非旨在限于所示的实施例，而是与符合本技术所公开的原理和特征的最广范围相一致。