一种全超结MOSFET器件结构的制作方法

一种全超结mosfet器件结构
技术领域
1.本实用新型涉及超结mosfet器件的设计和工艺制作领域，具体涉及一种全超结mosfet器件结构。


背景技术：

2.超结mosfet器件的基本结构是由交替排列的p柱和n柱组成。在器件处于阻断状态时，超结结构中的p柱和n柱完全耗尽，在漂移区横向电场的调制下，器件的纵向电场趋于均匀分布。理论上超结结构的耐压能力仅依赖于漂移区的厚度，而与掺杂浓度无关，因此超结结构打破了传统功率器件导通电阻受击穿电压限制的“硅极限”，使ron
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vb关系从2.5次方变为1.32次方。因此，超结mosfet器件具有较低的导通电阻和较快的开关速度，所以已经广泛用于太阳能、风力发电、服务器和通信电源系统、医疗和工业控制、电源开关等领域，是大功率电力电子行业应用的关键器件。
3.另外，目前常规的超结功率器件的终端和原胞区采用相同长度的p柱和n柱，同样通过p柱和n柱互相耗尽来承受高电压，但超结器件的击穿电压对于电荷不平衡非常敏感，终端区p柱和n柱的宽度、间距、浓度等工艺偏差都容易导致电场峰值显著增大而发生器件的损毁。因此常规的超结功率器件还存在击穿电压不稳定的问题。


技术实现要素：

4.本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种具有较稳定的击穿电压且击穿发生在原胞区的全超结mosfet器件结构及其制造方法。
5.本实用新型的目的是通过如下技术方案来完成的，一种全超结mosfet器件结构，包括mosfet器件结构本体，所述mosfet器件结构本体分为终端区和原胞区，且所述终端区和原胞区均主要包括由下到上依次布置的n外延硅衬底、第一外延层和第二外延层，且所述第二外延层的厚度大于第一外延层的厚度；所述终端区和原胞区的第二外延层内均交错设置有p柱和n柱，所述原胞区内p柱的深度小于第二外延层的厚度，所述终端区内p柱的深度大于第二外延层的厚度并延伸设置在第一外延层内；所述终端区的第二外延层上表面设置有p型区域及氧化层，所述原胞区的第二外延层上表面设置有体区及栅极和源极，所述n外延硅衬底背离第一外延层的一侧设置有漏极。
6.进一步地，所述终端区内的p柱在第一外延层内的延伸深度不大于第一外延层厚度的一半。
7.一种上述全超结mosfet器件结构的制造方法，主要包括如下步骤：
8.1）在选定的n外延硅衬底上生长第一外延层；
9.2）使用第一张掩膜版在器件的终端区定义出窗口并进行沟槽刻蚀，之后进行p外延填充，在器件的终端区形成p柱；
10.3）生长第二外延层，并使用第二张掩模版在器件的原胞区和终端区同时进行深沟槽刻蚀，之后进行p型外延填充，在原胞区和终端区同时形成p柱和n柱，终端区的p柱与步骤
2）中的p柱连接使得终端区的p柱长度大于原胞区的p柱长度；
11.4）利用第三张掩膜版在终端区的表面定义并注入轻掺杂p型区域，以形成表面的终端结构；
12.5）通过热氧化或沉积氧化层方式在硅表面生成一层厚的氧化层，并利用第四张掩模版进行有源区的光刻和刻蚀；
13.6）通过热氧化的方式生长栅氧化层，栅氧化层的具体厚度由器件的击穿电压和应用电压所决定；
14.7）沉积多晶硅，利用第五张掩膜版进行栅多晶硅的光刻，并刻蚀多晶硅形成器件的栅极；
15.8）进行p型注入和退火以形成器件的体区；
16.9）利用第六张掩膜版进行源区光刻，注入n型杂质并退火形成重掺杂n型源区；
17.10）淀积介质层，之后利用第七张掩膜版定义并刻蚀出栅极、源极接触孔；
18.11)溅射顶层金属，利用第八张掩膜版光刻刻蚀顶层金属，形成器件的源极、栅极；淀积氧化层作为钝化层，利用第九张掩膜版光刻刻蚀钝化层，完成顶层结构的制作；
19.12)将硅片背面减薄到特定的厚度，通过溅射或者蒸发的方法淀积背面金属形成器件的漏极。
20.进一步地，所述步骤1)中生长的第一外延层的厚度为3um~10um，具体厚度根据器件击穿电压需求取最佳值，第一外延层的电阻率可与第二外延层的电阻率相同也可不同，具体电阻率由器件的击穿电压需求决定。
21.本实用新型的有益技术效果在于：本实用新型通过器件和工艺制作设计在终端区形成长度长于原胞区的p柱n柱，使终端区的基础击穿电压提高，从而使终端区的击穿电压可以做到高于原胞区，使器件具有较稳定的击穿电压且击穿发生在原胞区，增加了器件的雪崩耐量。
附图说明
22.图1为本实用新型所述全超结mosfet器件结构的第一种结构示意图；
23.图2为本实用新型所述全超结mosfet器件结构的第二种结构示意图；
24.图3为本实用新型的超结mosfet结构制作工艺实施例一流程图；
25.图4为本实用新型的超结mosfet结构制作工艺实施例二流程图。
具体实施方式
26.为使本领域的普通技术人员更加清楚地理解本实用新型的目的、技术方案和优点，以n型超结mosfet为例，生产工艺以深沟槽刻蚀加p外延填充形成p柱n柱的工艺制备方法为例，以下结合附图和实施例对本实用新型做进一步的阐述。
27.在本实用新型的描述中，需要理解的是，“上”、“下”、“左”、“右”、“内”、“外”、“横向”、“竖向”等术语所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型，而不是指示或暗示所指的装置或原件必须具有特定的方位，因此不能理解为对本实用新型的限制。
28.如图1
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4所示，本实用新型所述的一种全超结mosfet器件结构，包括mosfet器件结
构本体，所述mosfet器件结构本体分为终端区和原胞区，且所述终端区和原胞区均主要包括由下到上依次布置的n外延硅衬底1、第一外延层2和第二外延层3，且所述第二外延层3的厚度大于第一外延层2的厚度；所述终端区和原胞区的第二外延层3内均交错设置有p柱4和n柱5，所述原胞区内p柱4的深度小于第二外延层3的厚度，所述终端区内p柱4的深度大于第二外延层3的厚度并延伸设置在第一外延层2内；所述终端区的第二外延层3上表面设置有p型区域及氧化层6，所述原胞区的第二外延层3上表面设置有体区7及栅极8和源极9，所述n外延硅衬底1背离第一外延层2的一侧设置有漏极10。所述终端区内的p柱4在第一外延层2内的延伸深度不大于第一外延层2厚度的一半。
29.一种上述全超结mosfet器件结构的制造方法，该制造方法是通过在终端区形成长度大于原胞区的p柱和n柱，使器件的终端的击穿电压高于原胞区，并且能获得较稳定的击穿电压。主要包括如下步骤：
30.1）在选定的n外延硅衬底1上生长第一外延层2；生长的第一外延层2的厚度为3um~10um，具体厚度根据器件击穿电压需求取最佳值，第一外延层2的电阻率可与第二外延层3的电阻率相同也可不同，具体电阻率由器件的击穿电压需求决定。
31.2）使用第一张掩膜版在器件的终端区定义出窗口并进行沟槽刻蚀，之后进行p外延填充，在器件的终端区形成p柱4；
32.3）生长第二外延层3，并使用第二张掩模版在器件的原胞区和终端区同时进行深沟槽刻蚀，之后进行p型外延填充，在原胞区和终端区同时形成p柱4和n柱5，终端区的p柱与步骤2）中的p柱连接使得终端区的p柱4长度大于原胞区的p柱4长度；
33.4）利用第三张掩膜版在终端区的表面定义并注入轻掺杂p型区域，以形成表面的终端结构；
34.5）通过热氧化或沉积氧化层方式在硅表面生成一层厚的氧化层6，并利用第四张掩模版进行有源区的光刻和刻蚀；
35.6）通过热氧化的方式生长栅氧化层，栅氧化层的具体厚度由器件的击穿电压和应用电压所决定；
36.7）沉积多晶硅，利用第五张掩膜版进行栅多晶硅的光刻，并刻蚀多晶硅形成器件的栅极；
37.8）进行p型注入和退火以形成器件的体区7；
38.9）利用第六张掩膜版进行源区光刻，注入n型杂质并退火形成重掺杂n型源区；
39.10）淀积介质层，之后利用第七张掩膜版定义并刻蚀出栅极、源极接触孔；
40.11)溅射顶层金属，利用第八张掩膜版光刻刻蚀顶层金属，形成器件的源极9、栅极8；淀积氧化层作为钝化层，利用第九张掩膜版光刻刻蚀钝化层，完成顶层结构的制作；
41.12)将硅片背面减薄到特定的厚度，通过溅射或者蒸发的方法淀积背面金属形成器件的漏极10。
42.参照图3所示，对于多次外延多次注入形成p柱的工艺，在选定的外延硅衬底上生长外延层1，该外延层的电阻率可以与后续外延层的电阻率相同也可以不同，厚度根据器件所需求的击穿电压大概3~10um; 然后使用本实用新型的所述掩膜版在器件的终端区光刻注入形成p柱。
43.参照图4所示，对于深沟槽刻蚀填充p型外延形成p柱的工艺，在选定的外延硅衬底
上生长外延层1，该外延层的电阻率可以与后续外延层的电阻率相同也可以不同，厚度根据器件所需求的击穿电压大概3~10um;使用本实用新型的所述掩膜版在器件的终端区光刻并进行沟槽刻蚀和p外延填充在终端区形成p柱。
44.本实用新型通过器件和工艺制作设计在终端区形成长度长于原胞区的p柱n柱，使终端区的基础击穿电压提高，从而使终端区的击穿电压可以做到高于原胞区，使器件具有较稳定的击穿电压且击穿发生在原胞区，增加了器件的雪崩耐量。此外，本实用新型不但适用于多次外延多次注入形成p柱n柱的工艺制备方法，而且适用于深沟槽刻蚀外延填充形成p柱n柱的工艺制备方法。
45.本文中所描述的具体实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，但凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。