电子器件的制作方法

1.本公开涉及一种碳化硅(sic)的电子器件。


背景技术：

2.在市场上，最近提出了被称为jbs(结势垒肖特基)二极管或mps(合并pin肖特基)二极管的切换器件。这些器件通常具有sic衬底，并且包括具有与衬底的导电性相反的导电性的注入区(例如，对于n型衬底而言，注入区为p型)。在这些器件中，存在两种不同类型的接触：在注入区中的欧姆接触，以及与在注入区之间所包括的区中的肖特基接触。
3.上述特性使得jbs二极管特别适合于在高电压功率器件中工作。
4.图1示出了已知类型的mps器件1在具有x、y、z轴的(三轴)笛卡尔参考系中的横向截面图。
5.mps器件1包括：具有第一掺杂浓度的n型的sic的衬底3，设置有与表面3b相对的表面3a，并且衬底3的厚度约等于350μm；n型的sic的(外延生长的)漂移层2，具有比第一掺杂浓度低的第二掺杂浓度，漂移层2在衬底3的表面3a上方延伸，并且具有在5μm至15μm之间的厚度；(例如，镍硅化物的)欧姆接触区域6，其在衬底3的表面3b上方延伸；阴极金属化物16，其在欧姆接触区域6上方延伸；阳极金属化物8，其在漂移层2的顶表面2a上方延伸；在漂移层2中的多个结势垒(jb)元件9，其面对漂移层2的顶表面2a，并且每个结势垒(jb)元件包括相应的p型注入区域9'和金属材料的欧姆接触9"；以及边缘终止区域或保护环10(可选)，(特别是p型注入区域)，其完全包围结势垒(jb)元件9。
6.肖特基二极管12在漂移层2和阳极金属化物8之间的界面处形成。特别地，肖特基结(即，半导体-金属结)是漂移层2的部分与阳极金属化物8的相应部分直接电接触形成。
7.包括jb元件9和肖特基二极管12的mps器件1的区域(即在保护环10内包含的区域)是mps器件1的有源区4。
8.在jbs或mps器件的设计基础上，创造了一种势垒，该势垒被设计为保护金属/sic肖特基结免受在sic衬底中产生的高电场的影响。为此，在漂移层2中集成了p注入部9'，p注入部9'横向界定sic漂移层2的彼此相邻定位的n型表面部分。随着金属化物8沉积在漂移层2的顶表面上，肖特基结被形成为与pn结平行。
9.在正向偏置的jbs器件中，电流在p注入部9'之间所包括的非耗尽的肖特基区域中流动，保留了单极操作模式。在反向偏置中，肖特基区域之间的传导被相邻的pn结的夹断(pinch-off)效应抑制。jbs器件的反向偏置特性与pn结的特性基本一致。显然，应以适当的方式选择p注入部9'之间的距离d(在图1的x方向)，以优化on状态下的电位降(随着距离d的减小而增加)和电流损失(随着所述距离d的减小而减少)之间的折中。
10.最小化在分立功率器件中的传导损失，以便减小在其中使用所述器件的电路的能量消耗，这是至关重要的。基于这个原因，控制sbh(肖特基-势垒高度)值的可能性对于控制肖特基二极管的电位降尤为重要。特别地，sbh值的减小会使电位降明显减小。然而，减小sbh值的缺点是在反向偏置时造成漏电流的大幅增加。因此，应仔细设计p+注入部9'之间的
距离。
11.us2015/0372093提供了一个现有技术的解决方案，其中描述了一种切换器件，诸如jbs(结势垒肖特基)二极管，该切换器件具有n型的碳化硅固体本体，容纳p型注入区域(类似于图1的区域9')。p注入区域从其表面开始在固体本体中延伸，并且在p注入区域之间界定n+掺杂表面部分，即，掺杂密度比固体本体的体的掺杂密度更高的部分。通过上述n+注入来调节固体本体的表面浓度，有可能增加表面电场并适当地减小肖特基势垒。该方案因此能够修改表面电场，改进器件的触发特性。然而，本技术人发现，在在具有n+注入的表面部分的下方的固体本体的在p注入区域之间延伸的部分表现出高的开启(on)电阻，抵消了源自n+表面注入的优势。


技术实现要素：

12.为了至少部分地克服上述现有技术的缺点，在各种实施例中，本公开提供了一种sic电子器件，特别是具有低电压降和高效率的器件。
13.在第一方面，提供了一种电子器件，该电子器件包括：碳化硅的固体本体，具有表面并且具有第一导电性类型；第一注入区域和第二注入区域，第一注入区域和第二注入区域具有第二导电性类型，并且从表面开始在一方向上延伸到固体本体中，并且在第一注入区域和第二注入区域之间界定固体本体的表面部分；肖特基接触金属部分，在表面上，并且与表面部分直接接触；以及欧姆接触金属部分，在表面上，并且与第一注入区域和第二注入区域直接接触；其中固体本体包括外延层，外延层包括表面部分和体部分，表面部分在体部分上方延伸，以及其中表面部分包括多个掺杂子区域，多个掺杂子区域在方向上彼此接续地延伸，每个掺杂子区域具有第一导电性类型以及比体部分的导电性水平高的相应的导电性水平，掺杂子区域中的至少一个掺杂子区域的导电性水平不同于掺杂子区域中的至少一个其他掺杂子区域的导电性水平。
14.根据一个实施例，掺杂子区域是分层的，从而形成掺杂层的堆叠，掺杂层在方向上一个接着另一个。
15.根据一个实施例，多个掺杂子区域包括：第一子区域，第一子区域从表面开始延伸到外延层中；第二子区域，第二子区域沿着方向邻近第一子区域在外延层中延伸；以及第三子区域，第三子区域沿着方向邻近第二子区域在外延层中延伸。
16.根据一个实施例，第二子区域具有比第一子区域和第三子区域高的导电性。
17.根据一个实施例，第一子区域具有在1
·
10
16
at/cm3到1
·
10
17
at/cm3之间的掺杂水平，第二子区域具有在1
·
10
17
at/cm3到1
·
10
20
at/cm3之间的掺杂水平，以及第三子区域具有在1
·
10
16
at/cm3到1
·
10
17
at/cm3之间的导电性水平。
18.根据一个实施例，第一子区域、第二子区域和第三子区域的厚度之和等于或小于第一注入区域和第二注入区域中的每个注入区域在方向上的厚度。
19.根据一个实施例，固体本体包括4h-sic固体件、6h-sic固体件、3c-sic固体件、或15r-sic固体件中的任一项。
20.根据一个实施例，器件形成结势垒肖特基二极管，外延层是结势垒肖特基二极管的漂移层。
21.在第二方面，提供了一种电子器件，该电子器件包括：具有第一导电性类型的半导
体本体，半导体本体包括体部分和在体部分上的外延层，外延层具有表面；第一注入区域和第二注入区域，第一注入区域和第二注入区域具有第二导电性类型并且从表面延伸到半导体本体中；第一欧姆接触和第二欧姆接触，第一欧姆接触和第二欧姆接触在表面上并且分别至少部分地延伸到第一注入区域和第二注入区域中；掺杂子区域，在第一注入区域和第二注入区域之间延伸，掺杂子区域从表面进入外延层中，并且具有第一导电性类型以及比体部分的导电性水平高的导电性水平；以及金属层，金属层在外延层上，并且在第一欧姆接触和第二欧姆接触上，金属层与掺杂子区域直接接触。
22.根据一个实施例，掺杂子区域包括多个掺杂层，掺杂层中的每个掺杂层具有第一导电性类型和比体部分的导电性水平高的导电性水平，掺杂层中的至少一个掺杂层的导电性水平不同于掺杂层中的至少一个其他掺杂层的导电性水平。
23.根据一个实施例，掺杂子区域包括具有第一导电性的第一掺杂层、具有第二导电性的第二掺杂层以及具有第三导电性的第三掺杂层，其中第二导电性大于第一导电性和第三导电性。
24.通过本公开的实施例，电子器件的电压降可以被减小。
附图说明
25.为了更好地理解本公开的内容，现在参考附图，仅通过非限制性的示例来描述其优选的实施例，其中：
26.图1是已知类型的jbs半导体器件的原理性的物理结构的横截面图；
27.图2是根据本公开的jbs半导体器件的原理性的物理结构的横截面图；以及
28.图3a至3c是在制造图2的jbs器件的接续步骤中通过半导体材料的裸片的横截面图。
具体实施方式
29.根据本公开，提供了一种电子器件及其制造方法。
30.在至少一个实施例中，提供了一种电子器件，该电子器件包括碳化硅的固体本体，该固体本体具有表面并且具有第一导电性类型。第一和第二注入区域具有第二导电性类型，并且从表面开始沿一方向延伸到固体本体中，并在第一和第二注入区域之间界定固体本体的表面部分。肖特基接触金属部分在表面上，并且与表面部分直接接触。欧姆接触金属部分在表面上并且与第一和第二注入区域直接接触。固体本体包括外延层，该外延层包括表面部分和体部分，并且表面部分在本体部分上方延伸。表面部分包括多个掺杂子区域，多个掺杂子区域在方向上彼此接续地延伸，每个子区域具有第一导电性类型以及比体部分的导电性水平高的相应的导电性水平。掺杂子区域中的至少一个掺杂子区域的导电性水平不同于掺杂子区域中的至少一个其他掺杂子区域的导电性水平。
31.在至少一个实施例中，提供了一种制造电子器件的方法，该方法包括：提供碳化硅的固体本体，该固体本体具有表面并且具有第一导电性类型；通过注入具有第二导电性类型的掺杂剂，在固体本体中形成第一注入区域和第二注入区域，第一注入区域和第二注入区域各自从表面开始在一方向上延伸，并且在第一注入区域和第二注入区域之间界定固体本体的表面部分，固体本体包括外延层，外延层包括表面部分和体部分，表面部分在体部分
上方延伸；形成肖特基接触金属部分，肖特基接触金属部分在表面上并且与表面部分直接接触；形成欧姆接触金属部分，欧姆接触金属部分在表面上，并且与第一和第二注入区域直接接触；以及通过分别注入具有第一导电性类型的掺杂剂，在表面部分中形成多个掺杂子区域，多个掺杂子区域在方向上彼此接续地延伸，每个掺杂子区域具有比体部分的导电性水平高的相应的导电性水平，掺杂子区域中的至少一个掺杂子区域的导电性水平不同于掺杂子区域中的至少一个其他掺杂子区域的导电性水平。
32.图2在x、y、z轴的(三轴)笛卡尔参考系中的横向截面图中，示出了根据本公开的一个实施例的jbs器件(或二极管)50的基本单元。
33.jbs器件50包括：具有第一掺杂浓度的n型的sic的衬底53，设置有与表面3b相对的表面53a，并且衬底53的厚度在50μm至350μm之间，更特别地在160μm至200μm之间，例如等于180μm；n型的sic的(外延生长的)漂移层52，具有比第一掺杂浓度低的第二掺杂浓度，漂移层52在衬底53的表面53a上方延伸，并且具有在例如5μm至15μm之间的厚度；(例如，硅镍化物的)欧姆接触区域或层56，其在衬底53的表面53b上方延伸；阴极金属化物57，例如ti/niv/ag或ti/niv/au，其在欧姆接触区域56上方延伸；阳极金属化物58，例如ti/alsicu或ni/alsicu，其在漂移层52的顶表面52a上方延伸；在阳极金属化物58上的钝化层69，用于保护阳极金属化物58；在漂移层52中的多个结势垒(jb)元件59，该多个结势垒(jb)元件59面对漂移层52的顶表面52a，并且每个结势垒(jb)元件59都包括相应的p型注入区域59'和欧姆接触59"。
34.可选地存在边缘终止区域或保护环(特别地p型注入区域，类似于图1的区域10)，这在图2中没有图示。
35.一个或多个肖特基二极管62在漂移层52和阳极金属化物58之间的界面处形成，与注入区域59'相邻。特别地，(半导体-金属)肖特基结是由漂移层52的部分与阳极金属化物58的相应部分直接电接触而形成。
36.包括jb元件59和肖特基二极管62的jbs器件50的区域(即，在保护环60内所包含的区域)是jbs器件50的有源区域54。
37.根据本公开的一个方面，相对于漂移层52的其余部分，漂移层52的顶部部分由n+类型的掺杂区域64而富集。例如，在漂移层具有10
16
at/cm3的数目级的掺杂水平的情况下，掺杂区域64的掺杂水平可以高于1.5
·
10
16
/cm3。掺杂区域64的深度等于或小于注入区域59'的深度；例如，从表面52a开始沿z轴测量的注入区域59'的最大深度d1被包括在0.4μm和1μm之间，并且从表面52a开始沿z轴测量的掺杂区域64的最大深度d2被包括在0.4μm和1μm之间。
38.掺杂区域64的深度等于或小于注入区域59'的深度。事实上，形成区域64的注入部的目的是：减少与注入区域59'之间的电荷载流子的电流路径的夹断有关的电阻。本技术人指出，在注入区域59'的下方延伸所述n+注入部，尽管是可能的，但不会带来重要的优势，因为该区域中的电荷载流子的路径在层52的整个维度上方延伸。此外，在注入区域59'下方的另外的n+注入部可以通过改变pn结来减少器件的击穿。
39.根据本公开的一个方面，掺杂区域64包括具有相应的掺杂水平的三个掺杂子区域64a、64b、64c。详细来说：
40.子区域64a的掺杂水平在1
·
10
16
at/cm3到1
·
10
17
at/cm3之间，特别是约等于5
·
10
16
at/cm3。
41.子区域64b的掺杂水平在1
·
10
17
at/cm3到1
·
10
20
at/cm3之间，特别是约等于5
·
10
18
at/cm3；以及
42.子区域64c的掺杂水平在1
·
10
16
at/cm3到1
·
10
17
at/cm3之间，特别是约等于1
·
10
16
at/cm3。
43.区域64a的掺杂水平值是很重要的，因为由于表面电场的增加，该区域64a是以主要方式决定肖特基接触的势垒高度(能隙)的降低的区域。因此，区域64a的掺杂水平比外延层的掺杂水平高。相反，区域64c表示注入的“尾部”，并且其值在极限情况下与外延层的掺杂水平相吻合。
44.图2的jbs器件50可以按照下面参考图3a-图3c的方式来描述。图3a-图3c图示了包括图2所示类型的多个基本单元的晶片100的一部分。
45.初始地(图3a)，在例如通过本身已知的方式进行外延生长而在衬底53上形成漂移层52后，在漂移层52的顶表面52a上提供具有窗口102'的硬掩模。使用窗口102'，执行一次或多次p型注入，用箭头103表示，例如铝原子的剂量在1.0
·
10
14
at/cm2到1.0
·
10
15
at/cm2之间，能量在30kev到300kev之间。p型注入区域104因此被形成。如下所述，在因此注入的p掺杂剂被激活后，p型注入区域104将形成图2的区域59'。通常，在该步骤中，以不同的能量和不同的剂量执行多次注入，以用于将掺杂剂定位在所需的深度并且具有所需的浓度(特别地，以获得在所有方向上均匀掺杂的区域)。这是由于与硅不同，在碳化硅中，掺杂剂种类不会在热退火后扩散。因此，重要的是如在设计阶段所定义的来定位掺杂剂，根据能量和剂量来区分不同的注入。
46.防护环105可以可选地形成，与p型注入区域104的形成同时进行。在去除硬掩模102后(图3b)，在漂移层52的顶表面52a上形成另外的硬掩模108。硬掩模108被设置有窗口108'，窗口108'暴露了漂移层52中在由p型注入区域104之间所包括的区域。然后执行掩模注入的步骤，以改变通过窗口108'暴露的表面区域的导电性。为此，n型的掺杂剂(例如磷)在漂移层52的上表面52a上被注入在漂移层52中(如箭头112所示意的那样)，以形成在相应注入区域104之间所包括的一个或多个注入区域114。特别地，注入区域114在注入区域104之间延伸，并且与注入区域104相邻。
47.特别地，图3b的注入步骤包括以不同的能量执行的一次或多次接续的注入，尤其是两次注入，以便将注入的掺杂剂种类局域化在漂移层52的相应深度处，以便形成先前描述的子区域64a-64c。
48.在一个实施例中，单次注入被执行，由此，有可能获得肖特基势垒的降低，提高表面电场，并减少区域59'之间的夹断区域的电阻，将大部分电荷集中在这里(在这种情况下，注入的剂量和能量被合适地选择，使表面的注入的剩余剂量与通常用于降低势垒的剂量相等，即，低剂量和低能量)。例如，注入的剂量在1.0
·
10
13
at/cm2到1.0
·
10
15
at/cm2之间(例如1.0
·
10
14
at/cm2)，能量在150kev到250kev之间(例如200kev)。
49.作为本公开的进一步实施例，执行了两次不同的注入：一次是低能量和低剂量，专用于降低肖特基势垒；另一次是高能量和高浓度，以在区域59'之间的夹断区域处局域化附加电荷。区域64a和64b由此被形成；区域64c的形成是这两次注入的直接结果，特别是作为以高剂量和高能量的第二注入的“尾部”。举例来说，第一注入的剂量在1.0
·
10
11
和1.0
·
10
13
之间(例如1.0
·
10
12
)，能量水平在10kev和20kev之间(例如15kev)，第二注入的剂量在1.0
·
10
13
和1.0
·
10
15
之间(例如1.0
·
10
14
)，能量在150kev到250kev之间(例如200kev)。
50.然后(图3c)，硬掩模108被去除，并且执行图3b的步骤中注入的掺杂剂种类的激活的热处理，完成参照图2所描述的子区域64a-64c的形成。热处理在等于或高于1600℃的温度处执行(特别是在1600℃到1800℃处达10-60分钟)，并且导致图2的注入区域64的形成。
51.jbs器件50的制造通过本身已知的步骤完成，不构成本公开的主题，因此没有在附图中图示阳极金属化物58和阴极金属化物57的形成，从而得到图2中的jbs器件50。
52.所述的jbs器件50呈现许多优点。
53.特别地，通过减小sbh值和p+注入区域之间的电阻，肖特基二极管的电压降被减小，这从先前描述的内容中可以看出。
54.最后，很明显的是，可以对本文所描述和说明的内容进行修改和变型，而不会因此偏离本公开的范围。
55.例如，衬底53和/或外延层52的材料可以是以下之一：4h-sic、6h-sic、3c-sic、15r-sic。
56.此外，注入区域64可以只包括两个子区域64a和64b，或者注入的子区域的数目可以大于三个。
57.电子器件(50)可以被概括为包括碳化硅的固体本体(52，53)，固体本体(52，53)具有表面(52a)并且呈现第一导电性类型(n)；第一注入区域(59')和第二注入区域(59')，具有第二导电性类型(p)，并且从表面(52a)开始沿方向(z)延伸到固体本体(52，53)中，在第一注入区域(59')和第二注入区域(59')之间界定所述固体本体的表面部分(64)；在表面上的并且与表面部分(64)直接接触的肖特基接触金属部分；以及在表面上的并且与第一和第二注入区域(59')直接接触的欧姆接触金属部分，其中固体本体(52，53)包括外延层(52)，外延层(52)包括所述表面部分(64)和体部分，表面部分在体部分上方延伸，其中表面部分(64)交替容纳：掺杂子区域(64a-64c)，具有第一导电性类型(n)和比体部分的导电性水平高的导电性水平；以及多个掺杂子区域(64a-64c)，在所述方向(z)上彼此接续地延伸，每个掺杂子区域都具有第一导电性类型(n)和比体部分的导电性水平高相应的导电性水平。
58.掺杂子区域(64a-64c)可以是分层的，因此形成掺杂层的堆叠，掺杂层在所述方向(z)上一个接着另一个。
59.多个掺杂子区域(64a-64c)可以包括：第一子区域(64a)，其从表面(52a)开始延伸到外延层(52)中；第二子区域(64b)，其在外延层(52)中沿所述方向(z)邻近第一子区域(64a)延伸；以及第三子区域(64c)，其在外延层(52)中沿所述方向(z)邻近第二子区域(64b)延伸。
60.掺杂子区域(64a-64c)可以具有相应的导电性水平，使得第二子区域(64b)的导电性高于第一子区域(64a)和第三子区域(64c)。
61.第一子区域(64a)的掺杂水平可以被包括在1
·
10
16
at/cm3到1
·
10
17
at/cm3之间；第二子区域(64b)的掺杂水平可以被包括在1
·
10
17
at/cm3到1
·
10
20
at/cm3之间；以及第三子区域(64c)的导电性水平可以被包括在1
·
10
16
at/cm3到1
·
10
17
at/cm3之间。
62.第一、第二和第三子区域(64a-64c)的厚度之和可以等于或小于第一和第二注入区域(59')中的每个注入区域在所述方向(z)上的厚度，。
63.固体本体可以包括4h-sic固体件、6h-sic固体件、3c-sic固体件、或15r-sic固体件中的任一项。
64.器件可以形成jbs(结势垒肖特基)二极管；所述外延层(52)是所述jbs二极管的漂移层。
65.制造电子器件(50)的方法可以概括为包括：提供碳化硅的固体本体(52，53)，固体本体(52，53)具有表面(52a)并且呈现第一导电性类型(n)；通过注入具有第二导电性类型(p)的掺杂剂，在固体本体(52，53)中形成第一注入区域(59')和第二注入区域(59')，第一注入区域(59')和第二注入区域(59')各自从表面(52a)开始在方向(z)上延伸并且在第一注入区域(59')和第二注入区域(59')之间界定所述固体本体的表面部分(64)；形成在表面(52a)上的并且与表面部分(64)直接接触的肖特基接触金属部分；以及形成在表面(52a)上的并且与第一和第二注入区域(59')直接接触的欧姆接触金属部分，其中固体本体(52，53)包括外延层(52)，外延层(52)包括所述表面部分(64)和体部分，表面部分在体部分上方延伸，其中备选地，方法进一步包括：形成具有第一导电性类型(n)且导电性水平比于体部分的导电性水平高的掺杂子区域(64a-64c)的步骤；或通过相应注入具有第一导电性类型(n)的掺杂剂而在表面部分(64)中形成多个掺杂子区域(64a-64c)的步骤，该多个掺杂子区域(64a-64c)在所述方向(z)彼此接续地延伸，每个掺杂子区域(64a-64c)具有比体部分的导电性水平高的相应导电性水平。
66.掺杂子区域(64a-64c)可以被注入成层的形式，从而形成掺杂层的堆叠，掺杂层在所述方向(z)上一个接着另一个。
67.形成所述多个掺杂子区域(64a-64c)可以包括：从表面(52a)开始在外延层(52)中形成第一子区域(64a)；在外延层(52)中沿所述方向(z)邻近第一子区域(64a)形成第二子区域(64b)；以及沿所述方向(z)邻近第二子区域(64b)形成第三子区域(64c)，第三子区域(64c)在外延层(52)中延伸。
68.注入可以以这样的方式设计，使得第二子区域(64b)的导电性高于第一子区域(64a)和第三子区域(64c)。
69.形成第一子区域(64a)可以包括：以被包括在10kev到20kev之间的能量执行第一注入；并且形成第二和第三子区域(64b、64c)可以包括：以被包括在150kev和250kev之间的能量执行第二注入。
70.形成第一子区域(64a)可以包括：以在1.0
·
10
11
at/cm2到1.0
·
10
13
at/cm2之间的注入剂量执行第一注入；并且形成第二和第三子区域(64b，64c)可以包括：以在1.0
·
10
13
at/cm2到1.0
·
10
15
at/cm2之间的注入剂量执行第二注入。
71.第一、第二和第三子区域(64a-64c)可以以这样的方式形成，使得第一、第二和第三子区域(64a-64c)的厚度之和等于或小于第一和第二注入区域(59')中每个注入区域在所述方向(z)上的厚度。
72.固体本体可以包括4h-sic固体件、6h-sic固体件、3c-sic固体件、或15r-sic固体件中的任一项。
73.该方法可以进一步包括形成jbs(结势垒肖特基)二极管的步骤；所述外延层(52)是所述jbs二极管的漂移层。
74.上述的各种实施例可以被结合，以提供进一步的实施例。根据以上详细的描述，可
以对实施例进行这些和其他的改变。一般来说，在随附的权利要求中，所使用的术语不应解释为将权利要求限制在说明书和权利要求中所公开的具体实施例，而应解释为包括所有可能的实施例以及这种权利要求被赋予的等同方案的全部范围。因此，权利要求不受本公开内容的限制。