分裂栅型MOSFET器件的制作方法

分裂栅型mosfet器件
技术领域
1.本实用新型涉及半导体器件技术领域，具体涉及一种mosfet器件，尤其涉及一种分裂栅型mosfet器件。


背景技术：

2.mosfet(metal-oxide-semiconductor field-effect transistor，金属-氧化物半导体场效应晶体管)器件作为集成电路中的重要组成部分，被广泛应用于电源、负载驱动等多个领域。
3.传统平面型的vdmosfet(vertical double-diffused mosfet，垂直双扩散金属氧化物半导体场效应晶体管)会存在颈区电阻，使得沟道电阻所占比例较大。采用沟槽栅结构的vdmosfet可以增大器件的沟道密度，降低器件的比导通电阻，但是由于其沟槽内的栅极区与衬底背面的漏极之间具有很大的栅漏交叠电容，影响了器件的电学性能。对此本领域提出一种沟槽型的分裂栅结构，设计沿垂直方向的分裂栅结构，通过位于控制栅下方的屏蔽栅屏蔽了栅极和漏极之间的栅漏电容，进而有效降低栅漏交叠电容，但是沟槽表面不平坦，会使得位于沟槽中的分裂栅结构上下不均匀，导致栅极与沟道之间产生不均匀电场，从而会影响mosfet器件的栅极电学性能以及沟道的电学性能。
4.因此，需要提供一种新型的分裂栅型mosfet器件以解决上述技术问题。


技术实现要素：

5.针对上述问题，本实用新型提供一种分裂栅型mosfet器件，通过特别设置分裂栅结构，使沟槽具有平坦的表面，提升了mosfet器件的栅极电学性能以及沟道的电学性能。
6.为实现上述目的，本实用新型提供的分裂栅型mosfet器件，包括：
7.衬底；
8.位于衬底表面上的缓冲区；
9.位于部分缓冲区表面上的阱区；
10.位于阱区内的第一掺杂区；
11.位于第一掺杂区表面上的源极区和漏极区；以及
12.贯穿阱区并延伸至缓冲区中的分裂栅结构，分裂栅结构将源极区和漏极区隔离开，
13.其中，前述分裂栅结构包括：
14.外围的介质层，该介质层的外表面与阱区、第一掺杂区、缓冲区、源极区以及漏极区接触，该介质层具有平坦化的内表面；
15.被介质层包围的第一栅极区和第二栅极区；以及
16.位于介质层内表面的绝缘区，且绝缘区将第一栅极区和第二栅极区彼此隔离。
17.进一步的，前述介质层为氮化硅层。
18.进一步的，分裂栅结构远离缓冲区的表面与漏极区远离第一掺杂区的表面位于同
一水平面，漏极区和源极区远离第一掺杂区的表面位于同一水平面。
19.进一步的，前述分裂栅结构还包括位于第一栅极区与第二栅极区之间的导体区；且导体区与第一栅极区之间、导体区与第二栅极区之间均被绝缘区隔离。
20.进一步的，导体区到第一栅极区的距离等于导体区到第二栅极区的距离。
21.进一步的，导体区的宽度小于第一栅极区的宽度和第二栅极区的宽度。
22.进一步的，第一栅极区到阱区的距离等于第二栅极区到阱区的距离。
23.进一步的，衬底的厚度大于第一掺杂区的厚度，缓冲区的掺杂浓度小于衬底的掺杂浓度。
24.进一步的，衬底为碳化硅基材料层或氮化镓基材料层。
25.进一步的，第一掺杂区的掺杂浓度小于衬底的掺杂浓度；
26.源极区的掺杂浓度大于第一掺杂区的掺杂浓度，漏极区的掺杂浓度大于第一掺杂区的掺杂浓度。
27.进一步的，前述分裂栅型mosfet器件还包括：
28.源极，位于源极区的表面上；
29.漏极，位于漏极区的表面上；以及
30.栅极，分别位于第一栅极区和第二栅极区的表面上，
31.其中，源极、栅极以及漏极为铜电极或铝电极。
32.本实用新型提供的分裂栅型mosfet器件，采用特定结构的槽型分裂栅结构，槽型分裂栅结构包括外围的介质层、被介质层包围的第一栅极区、第二栅极区和绝缘区。其中，槽型分裂栅结构中的介质层与绝缘区接触的表面平坦化，以使得沟槽上下更均匀，沟槽内的第一栅极区和第二栅极区与沟道之间形成较为均匀的电场，可以达到均衡电场的效果，进而提升了mosfet器件的栅极电学性能以及沟道的电学性能。
33.进一步的，分裂栅结构贯穿第一掺杂区和阱区并延伸至缓冲区中且将源极区和漏极区隔离开，在沟槽中设置彼此隔开的第一栅极区和第二栅极区，也即，本实施例中分裂栅结构以及漏极区的设置方式，相较于传统沟槽栅结构(沟槽中设置一个栅极区)以及设置在衬底背面的漏极区的技术方案，减少了栅极与漏极之间的交叠面积，可以有效地降低mosfet器件中的栅漏电容。
34.更进一步的，介质层的材质选用氮化硅，以保护形成分裂栅结构的沟槽表面不易被热氧化，加之氮化硅层与绝缘区接触的表面平坦化，使沟槽内的第一/第二栅极区与沟道之间形成较均匀的电场，可以达到均衡电场的效果；此外采用氮化硅层作为介质层，还可以有效阻隔衬底中无关的杂质进入分裂栅结构内，进一步提高器件性能。
35.更进一步地，在阱区内设置轻掺杂的第一掺杂区，可以有效促进沟道中载流子的移动，提升了mosfet器件的沟道迁移率，进而有效地降低了mosfet器件中沟道的比导通电阻，改善了mosfet器件的沟道导通特性。
36.更进一步地，在衬底表面设置轻掺杂的缓冲区。其中，mosfet器件导通时载流子在衬底顶部、栅结构下方的区域中运动，而位于衬底顶部以及分裂栅结构下方的缓冲区为轻掺杂区，减少了因掺杂杂质散射造成降低载流子迁移率的影响，进而提升了mosfet器件的导通性能。
37.更进一步地，在分裂栅结构中的第一栅极区和第二栅极区之间设置导体区，可以
在一定程度上实现两个分裂栅上的电性均衡。尤其是通过控制导体区分别与第一栅极区和第二栅极区的距离相等，能够进一步确保实现两个分裂栅上的电性均衡，确保分裂栅型mosfet器件具有良好的性能。
附图说明
38.通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
39.图1示出根据本实用新型的实施例的分裂栅型mosfet器件的结构示意图。
具体实施方式
40.以下将参照附图更详细地描述本实用新型的各种实施例。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
41.在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。
42.在下文中描述了本实用新型的许多特定细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。
43.图1示出根据本实用新型的实施例的分裂栅型mosfet器件的结构示意图。如图1所示，本实施例提供的分裂栅型mosfet器件100包括：衬底110、位于衬底110表面上的缓冲区120、位于缓冲区120表面上的阱区130、位于阱区130内的第一掺杂区140、位于第一掺杂区140表面上(或者说位于阱区130表面上)的源极区152和漏极区151、以及隔离源极区152和漏极区151且贯穿阱区130(含第一掺杂区140)并延伸至缓冲区120中的分裂栅结构。上述分裂栅型mosfet器件100工作时，载流子(比如电子)可以从漏极区151出发，依次经过漏极区151下方的阱区130(含第一掺杂区140)和缓冲区120，以及位于源极区152下方的阱区130(含第一掺杂区140)到达源极区152。
44.分裂栅型mosfet器件100可利用第三代化合物半导体的耐高温、高临界电场和高热电导率等特性进行制备，其衬底110具体可以为具有第一掺杂类型的碳化硅基材料层或氮化镓基材料层，比如衬底110的材料可选用n型掺杂的sic基材料或者n型掺杂的gan基材料。
45.缓冲区120为具有第一掺杂类型的材料层。本实施例中，缓冲区120为轻掺杂缓冲区，以有效促进载流子的移动，进而可以提升分裂栅型mosfet器件的导通性能。在具体实施过程中，一般控制缓冲区120的掺杂浓度小于衬底110的掺杂浓度。进一步地，控制缓冲区120的厚度小于衬底110的厚度。
46.本实施例中，分裂栅结构贯穿第一掺杂区140且与第一掺杂区140接触。第一掺杂区140具有第一掺杂类型，第一掺杂区140的掺杂浓度小于源极区152及漏极区151的掺杂区。采用轻掺杂的第一掺杂区140可以有效降低沟道的比导通电阻。第一掺杂区140形成于阱区130中，阱区130具有第二掺杂类型，比如p型阱区。
47.源极区152和漏极区151分别位于第一掺杂区140的表面上且被分裂栅结构隔离开。源极区152和漏极区151远离第一掺杂区140的表面齐平，即源极区152和漏极区151远离第一掺杂区140的表面位于同一水平面。源极区152具有第一掺杂类型，漏极区151具有第一掺杂类型。更进一步地，源极区152采用重掺杂，其掺杂浓度大于第一掺杂区140的掺杂浓度，漏极区151采用重掺杂，其掺杂浓度大于第一掺杂区140的掺杂浓度。
48.分裂栅结构位于缓冲区120表面的中心区域且延伸至缓冲区120内，阱区130位于缓冲区120表面的边缘区域。更进一步地，分裂栅结构贯穿阱区130且分裂栅结构与阱区130接触。
49.进一步参考图1，分裂栅结构具体可以包括介质层161、绝缘区162、第一栅极区163以及第二栅极区164。介质层161设置在分裂栅结构的外围，介质层161具有外表面和平坦化的内表面，其中外表面与缓冲区120、阱区130、源极区152和漏极区151接触。具体而言，设置在分裂栅结构底部的介质层161位于缓冲区120内且与缓冲区120接触，设置在分裂栅结构侧面的介质层161分别与缓冲区120、阱区130、第一掺杂区140、源极区152以及漏极区151接触。
50.第一栅极区163和第二栅极区164被介质层161所包围，即第一栅极区163和第二栅极区164位于介质层161限定的区域内；第一栅极区163和第二栅极区164通过绝缘区162彼此隔离，第一栅极区163和第二栅极区164均与介质层161的内表面不接触。本实施例中，第一栅极区163和第二栅极区164中靠近缓冲区120的表面低于阱区130与缓冲区120接触的表面。也即，第一栅极区163和第二栅极区164到衬底110表面的距离小于阱区130到衬底110表面的距离，即沟槽型分裂栅结构贯穿了阱区130，更大程度地增加了mosfet器件中的沟道密度，进而降低了mosfet器件的比导通电阻。更进一步地，第一栅极区163到阱区130的距离与第二栅极区164到阱区130的距离相等。第一栅极区163和第二栅极区164例如为掺杂的多晶硅层。
51.进一步地，分裂栅结构还包括导体区165。具体的，导体区165为导电材料层，例如为铝层或者铜层。导体区165被介质层161包围且位于第一栅极区163和第二栅极区164之间。导体区165与第一栅极区163和第二栅极区164之间存在间隔；具体而言，导体区165与第一栅极区163被绝缘区162隔离；导体区165与第二栅极区164被绝缘区162隔离。
52.在实际生产制作过程中，很难保证第一栅极区163和第二栅极区164的尺寸和形貌完全一致，分裂栅之间难免会有偏差，很容易产生不均衡电场；而通过在两个栅极区之间设置导体区165，导体区165上会感应出对应电荷，降低两个栅极区之间的感应效果，实现两个栅极区之间的电性均衡。
53.更进一步地，导体区165至第一栅极区163的距离和导体区165至第二栅极区164的距离相等，即导体区165位于第一栅极区163与第二栅极区164的中间，以进一步确保两个栅极区之间的电性均衡。更进一步地，导体区165的宽度小于第一栅极区163和第二栅极区164的宽度，以在较小体积的器件中提升分裂栅之间的电性均衡性能。
54.如前述，绝缘区162位于介质层161表面且将第一栅极区163、第二栅极区164以及导体区165彼此隔离。绝缘区162覆盖介质层161的内表面，且介质层161与绝缘区162接触的表面平坦化。以使得沟槽上下更均匀，继而沟槽内的第一栅极区163和第二栅极区164与沟道之间形成较均匀的电场，可以达到均衡电场的效果，提升mosfet器件的栅极电学性能以
及沟道的电学性能。绝缘区162具体可以为一种单质或者化合物的绝缘材料层，例如为氧化硅层。
55.更进一步地，介质层161为氮化硅层，以保护形成分裂栅结构的沟槽表面不易被热氧化，并有效阻隔衬底110中无关的杂质进入分裂栅结构内，进一步提高mosfet器件性能。并且，通过控制介电层161与绝缘区162接触的表面平坦化，使沟槽内的第一栅极区163和第二栅极区164与沟道之间形成较均匀的电场，可以达到均衡电场的效果。本实施例对于如何控制介电层161的表面形貌不做特别限定，只要能够获得平坦化表面的工艺均可。比如可以采用沉积后进行化学机械研磨(cmp)的工艺，使介电层161的表面平坦化，也可以采用硬度较大的材料，并将沉积速率控制在较低的范围内等方式实现。
56.如图1所示，分裂栅结构远离缓冲区120的表面、漏极区151中用于设置漏极171的表面、源极区152中用于设置源极172的表面，三者位于同一水平面。更进一步地，第一栅极区163、第二栅极区164、介质层161、绝缘区162、导体区165中远离缓冲区120的表面例如位于同一水平面上。
57.进一步参考图1，前述分裂栅型mosfet器件还包括位于源极区152表面上的源极172、位于漏极区151表面上的漏极171、以及位于分裂栅结构中栅极区163、164表面上的栅极173。
58.源极172位于源极区152表面上且与源极区152接触，漏极171位于漏极区151表面上且与漏极区151接触，栅极173分别位于第一栅极区163的表面上和第二栅极区164的表面上，且栅极173分别与第一栅极区163和第二栅极区164接触。源极172、栅极173和漏极171例如为铜电极或者铝电极。
59.依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。