半导体器件及其制造方法、三维存储装置、以及存储系统与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法、三维存储装置、以及存储系统。


背景技术：

2.随着对3d
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nand闪存的存储密度要求越来越高，现有器件的特征尺寸也在不断缩小。在3d
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nand闪存的控制芯片上，一般会同时形成有高压器件区和低压器件区，随着器件特征尺寸缩小到一定节点时，现有高压器件区和低压器件区中的场效应晶体管会出现严重的短沟道效应。
3.另外，由于高压器件区和低压器件区对于击穿电压的要求不同，基于现有工艺很难制造出既能避免出现严重的短沟道效应又能同时满足不同器件区的击穿电压要求的半导体器件。
4.因此，现有技术存在缺陷，有待改进与发展。
5.技术问题
6.本发明提供了一种半导体器件及其制造方法，有效地避免半导体器件中出现严重的短沟道效应又能同时满足半导体器件中不同器件区的击穿电压要求。
7.技术解决方案
8.第一方面，本发明提供了一种半导体器件的制造方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域上形成凹槽；形成位于所述第一区域的第一氧化层与位于所述第二区域的第二氧化层，以在所述凹槽上形成第一栅氧化层；形成位于所述第一氧化层与所述第二氧化层上的第一掩膜层；在所述第一区域和第二区域上分别形成第一浅沟槽隔离结构与第二浅沟槽隔离结构，所述第一浅沟槽隔离结构在第一方向上的高度大于所述第二浅沟槽隔离结构在所述第一方向上的高度；去除所述第一掩模层；形成位于所述第二区域及所述第二浅沟槽隔离结构上的第二栅氧化层。
9.进一步优选的，所述衬底还包括第三区域；所述在所述第一区域上形成凹槽包括：分别在所述第一区域和所述第三区域形成所述凹槽和划片槽。
10.进一步优选的，所述在所述第一区域和第二区域上分别形成第一浅沟槽隔离结构与第二浅沟槽隔离结构包括：对所述第一掩膜层和所述衬底进行刻蚀，以在所述衬底中形成隔离槽；在所述隔离槽中填充隔离物，以在所述第一区域形成第一浅沟槽隔离结构；对分布于所述第二区域的所述隔离物进行刻蚀，以形成第二浅沟槽隔离结构。
11.进一步优选的，所述形成位于所述第二区域及所述第二浅沟槽隔离结构上的第二栅氧化层包括：对所述第二氧化层进行刻蚀；在所述第二区域的所述衬底的表面以及所述隔离槽的侧壁上形成第二栅氧化层。
12.进一步优选的，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度。
13.进一步优选的，所述形成位于所述第二区域的第二栅氧化层之后，还包括：在所述第一栅氧化层的表面形成第一栅极层；在所述第二栅氧化层的表面形成第二栅极层。
14.进一步优选的，采用热氧化工艺形成所述第二栅氧化层。
15.进一步优选的，所述第一掩膜层的材料为氮化硅。
16.进一步优选的，所述第一区域用于形成凹栅型场效应管，所述第二区域用于形成类鳍式场效应管。
17.第二方面，本发明还提供一种半导体器件，包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域形成有凹槽；分别位于所述第一区域和所述第二区域的第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构在第一方向上的高度大于所述第二浅沟槽隔离结构在所述第一方向上的高度；位于所述凹槽上的第一栅氧化层和位于所述第二区域及所述第二浅沟槽隔离结构上的第二栅氧化层。
18.进一步优选的，所述衬底还包括第三区域，所述第三区域形成有划片槽。
19.进一步优选的，所述半导体器件还包括：
20.位于所述第一栅氧化层表面的第一栅极层；位于所述第二栅氧化层表面的第二栅极层。
21.进一步优选的，所述第一区域用于形成凹栅型场效应管，所述第二区域用于形成类鳍式场效应管。
22.第三方面，本发明还提供一种三维存储装置，所述三维存储装置包括存储单元阵列和外围电路，其中，所述外围电路包括如上述任一项所述的半导体器件。
23.第四方面，本发明还提供一种存储系统，包括控制器和三维存储装置，所述控制器耦合至所述三维存储装置并用于控制所述三维存储装置存储数据，所述三维存储装置包括如上述任一项所述的半导体器件。
24.有益效果
25.本发明提供的半导体器件及其制造方法，一方面通过在所述第一区域上形成凹槽，并在凹槽上形成第一栅氧化层，有利于在第一区域形成具较大沟道长度的栅极，从而减缓第一区域的短沟道效应；另一方面通过在第二区域形成第二浅沟槽隔离结构，使第一浅沟槽隔离结构的高度大于第二浅沟槽隔离结构的高度，并在第二浅沟槽隔离结构上形成第二栅氧化层，有利于在第二区域形成类鳍式场效应管，从而在第二区域也减缓了短沟道效应。
附图说明
26.为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1是本发明实施例提供的一种半导体器件的制造方法的流程示意图；
28.图2是本发明实施例提供的另一种半导体器件的制造方法的流程示意图；
29.图3是本发明实施例提供的又一种半导体器件的制造方法的流程示意图；
30.图4a～4m是本发明实施例提供的半导体器件在各阶段的剖面结构示意图；
31.图5是本发明实施例提供的一种三维存储装置的结构示意图；
32.图6是本发明实施例提供的一种存储系统的结构示意图。
33.本发明的实施方式
34.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
35.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体地限定。
36.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
37.在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
38.下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
39.请参阅图1,图1是本发明实施例所提供的一种半导体器件的制造方法的流程示意图，如图1所示，该制造方法的具体流程可以如下：
40.步骤s101:提供衬底，该衬底包括第一区域和第二区域
41.其中，步骤s101完成后的剖面结构示意图如图4a所示。
42.具体地，该衬底10的材料可以为硅、锗或绝缘体上硅(silicon
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on
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insulator，soi)等半导体材料。在本实施例中，该衬底10可以包括第一区域(a区)和第二区域(b区)，其中，a区为高压器件区，该a区用于形成本发明实施例中的凹栅型晶体管；b区为低压器件区，进一步的，低压器件区还可以包括低低电压器件区，其击穿电压相对于低压器件区更低。该b区用于形成本发明实施例中类似鳍式晶体管(finfet)的类鳍式晶体管，在类鳍式晶体管
中，栅极可从三面包围着沟道，增大了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟道效应，减小亚阈值泄露电流。其中，由于高压器件区需要较高的击穿电压，因此，要求器件的源漏结深较深，对应的类鳍式晶体管的“fin”(鳍结构)的高度也较高，而现有工艺很难而在较高的fin上形成三面包围的栅极结构，故a区不采用类鳍式晶体管。
43.步骤s102:在该第一区域上形成凹槽。
44.其中，步骤s102完成后半导体器件的剖面结构示意图如图4b所示。
45.具体地，该凹槽101有利于后续在第一区域形成具较大沟道长度的栅极，从而减缓第一区域的短沟道效应。该凹槽101可通过等离子刻蚀工艺、反应离子刻蚀和/或湿法刻蚀工艺来刻蚀该衬底10形成，在本发明实施例中，可通过等离子刻蚀工艺形成在a区形成凹槽101，具体工艺可以通过按照一定比例混合cl2、bcl3、he以及cf4的气体来进行刻蚀。
46.该衬底10还包括第三区域(c区)，该第三区域上在将半导体器件从晶圆上分离时起到隔离作用，另外也能起到监控工艺的作用，例如，可在第三区域形成测试图案，实时监控工艺的波动情况(如光刻工艺)。其中，步骤s102具体可以是：分别在所述第一区域和所述第三区域形成所述凹槽和划片槽。对应此步骤完成后的结构示意图如图4c所示。
47.具体地，在现有工艺中，划片槽一般通过激光刻蚀形成，故与凹槽101的形成是分步完成的，而在本发明实施例中，通过设计一具有该凹槽101和该划片槽103图案的掩模版，之后通过光刻及刻蚀工艺，在该衬底10上同时形成该凹槽101及划片槽103，因此，节省了工艺步骤，有利于节省工艺成本。
48.步骤s103:形成位于该第一区域的第一氧化层与位于该第二区域的第二氧化层，以在该凹槽上形成第一栅氧化层。
49.其中，步骤s103完成后半导体器件的剖面结构示意图如图4d所示。
50.具体地，在本实施例中第一氧化层11a和第二氧化层11b的形成工艺包括热氧化工艺(thermal oxidation)、轻等离子体氧化工艺(soft plasma oxidation)或者紫外辅助氧化工艺(uv photo assistant oxidation)，且在本实例中选择衬底10为硅衬底时，第一氧化层11a和第二氧化层11b均为氧化硅。该第一氧化层11a用作a区的第一栅氧化层。
51.步骤s104:形成位于该第一氧化层与该第二氧化层上的第一掩膜层。
52.其中，步骤s104完成后的结构示意图如图4e所示。
53.具体的，该第一掩膜层12为硬掩膜层，具体材料可选择氮化硅，第一氧化层11a和第二氧化层11b有利于减缓形成氮化硅层对衬底10的应力，在本实例中，可通过lpcvd工艺形成氮化硅层。
54.步骤s105:在该第一区域和第二区域上分别形成第一浅沟槽隔离结构与第二浅沟槽隔离结构，该第一浅沟槽隔离结构在第一方向上的高度大于该第二浅沟槽隔离结构在该第一方向上的高度。
55.请参阅图2，图2是本发明实施例所提供的另一种半导体器件的制造方法的流程图，如图2所示，步骤s105可以包括：
56.步骤s1051:对该衬底进行刻蚀，以在该衬底中形成隔离槽。步骤s1051完成后半导体器件的剖面结构示意图如图4f所示。
57.步骤s1052:在该隔离槽中填充隔离物，以在该第一区域形成第一浅沟槽隔离结
构。步骤s1052完成后半导体器件的剖面结构示意图如图4g所示。
58.步骤s1053:对分布于该第二区域的该隔离物进行刻蚀，以形成第二浅沟槽隔离结构。步骤s1053完成后半导体器件的剖面结构示意图如图4h所示。
59.具体的，可通过在第一掩膜层12的表面涂布光刻胶(图中未示出)并进行曝光、显影等光刻工艺以形成定义隔离槽102位置且具有开口的光刻胶图形，之后利用反应离子刻蚀(rie)或等离子刻蚀工艺经开口刻蚀第一掩膜层12、第一氧化层11a、第二氧化层11b，以露出衬底10的表面，然后利用含氟刻蚀气体，再以第一掩膜层12为掩膜对衬底10进行刻蚀，从而在衬底10中形成隔离槽102，该隔离槽102包括第一子隔离槽102a和第二子隔离槽102b，第一子隔离槽102a和第二子隔离槽102b可在一步成形，即两者具有相同的高度。之后，可通过高密度等离子体化学气相沉积工艺在该隔离槽102中及该第一掩膜层12上沉积该隔离物13，之后采用平坦化工艺，如化学机械抛光工艺，平坦化该隔离物13，以使该隔离槽102中的隔离物13与该第一掩膜层12平齐。最后，通过选择性刻蚀位于第二子隔离槽102b中的隔离物13,以形成第二浅沟槽隔离结构13b，该第一浅沟槽隔离结构13a在第一方向上的高度h1大于该第二浅沟槽隔离结构在该第一方向上的高度h2，该第一方向指的是衬底10的厚度方向。需要说明的是，在本实施例中，选择将第二浅沟槽隔离结构13b刻蚀至低出该衬底10，因此，该第一浅沟槽隔离结构13a高出该衬底10，且该衬底10高出该第二浅沟槽隔离结构13b，使得该衬底10凸伸于该第二浅沟槽隔离结构13b的部分作为b区中类鳍式场效应管中的鳍结构。
60.步骤s106:去除该第一掩模层。
61.其中，步骤s106完成后的半导体器件的剖面结构示意图如图4i所示。
62.具体的，在本实例中，当该第一掩膜层12为氮化硅材料时，可使用热磷酸移除该第一掩膜层12。
63.步骤s107:形成位于该第二区域及该第二浅沟槽隔离结构上的第二栅氧化层。
64.其中，请参阅图2，该步骤s107具体可以包括：
65.步骤s1071:对该第二氧化层进行刻蚀。
66.其中，步骤s1071完成后的半导体器件的剖面结构示意图如图4j所示。
67.步骤s1072:在该第二区域的该衬底的表面以及该隔离槽的侧壁上形成第二栅氧化层。
68.其中，步骤s107完成后的半导体器件的剖面结构示意图如图4k所示。
69.具体的，由于b区是用于形成类鳍式场效应管，因此，需要在对应的类鳍结构上形成包围类鳍结构的侧壁以及顶面的栅氧化层，而由于前述步骤，对应的类鳍结构的顶面形成有第二氧化层11b。为了在对应的类鳍结构上形成厚度均匀的栅氧化层，首先将第二氧化层11b选择性刻蚀掉，之后，再通过热氧化工艺在该第二区域的该衬底10的表面以及该隔离槽102的侧壁1021上形成第二栅氧化层11b’，由于该第二栅氧化层11b’是选择通过氧化工艺形成而不是原子沉积工艺形成，因此该第二栅氧化层11b’可以完整覆盖该隔离槽102的侧壁1021，同时只有部分覆盖第二浅沟槽隔离结构13b。
70.请参阅图3，图3是本发明实施例提供的又一种半导体器件的制造方法的流程图，如图3所示，在步骤s107之后还包括：
71.步骤s108:在所述第一栅氧化层的表面形成第一栅极层。
72.步骤s109:在所述第二栅氧化层的表面形成第二栅极层。
73.其中，步骤s109完成后半导体器件的剖面结构示意图如图4l以及4m所示。
74.具体的，在图4l以及图4m中，为了更好地表示第二栅极层14b的结构，示出了相邻的至少两个沟槽隔离结构13b。另外，如图4m所示，为了更好地示出浅沟槽隔离结构13a对相邻栅极结构的隔离作用，示出了相邻的两个浅沟槽隔离结构13a，可以看到a区形成有多个浅沟槽隔离结构。该第一栅极层14a在经过图案化刻蚀后用作凹栅型晶体管的栅极，该第二栅极层14b经过图案化刻蚀后用作类鳍式场效应管的栅极，第二栅极层14b可从三面包围着沟道(也即图中的类鳍结构10b)，增大了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟道效应，减小亚阈值泄露电流。
75.请参阅图4a～4m，本发明还提供一种半导体器件100，该半导体器件100可通过上述制造方法形成，该半导体器件100包括：衬底10，该衬底10包括第一区域(a区)和第二区域(b区)，该第一区域a形成有凹槽101；分别位于该第一区域和该第二区域的第一浅沟槽隔离结构13a和第二浅沟槽隔离结构13b，该第一浅沟槽隔离结构13a的高度和h1大于该第二浅沟槽隔离结构13b的高度h2；位于该凹槽101上的第一栅氧化层11a和位于该第二区域及该第二浅沟槽隔离结构13b上的第二栅氧化层11b’。
76.具体地，该衬底10的材料可以为硅、锗或绝缘体上硅(silicon
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on
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insulator，soi)等半导体材料。在本实施例中，该衬底10可以包括第一区域(a区)和第二区域(b区)，其中，a区为高压器件区，该a区用于形成本发明实施例中的凹栅型晶体管；b区为低压器件区，进一步的，低压器件区还可以包括低低电压器件区，其击穿电压相对于低压器件区更低。该b区用于形成本发明实施例中的类鳍式场效应管，其中，栅极可从三面包围着沟道，增大了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟道效应，减小亚阈值泄露电流。其中，由于高压器件区需要较高的击穿电压，因此，要求器件的源漏结深较深，对应的类鳍结构的高度也较高，而现有工艺很难而在较高的类鳍结构上形成三面包围的栅极结构，故a区不采用finfet。该凹槽101有利于后续在第一区域形成具较大沟道长度的栅极，从而减缓第一区域的短沟道效应。
77.其中，该衬底10还包括第三区域(c区)，该第三区域形成有划片槽103。
78.该衬底10还包括第三区域(c区)，该第三区域上在将半导体器件从晶圆上分离时起到隔离作用，另外也能起到监控工艺的作用，例如，可在第三区域形成测试图案，实时监控工艺的波动情况(如光刻工艺)。具体地，在现有工艺中，划片槽一般通过激光刻蚀形成，故与凹槽101的形成是分步完成的，而在本发明实施例中，通过设计一具有该凹槽101和该划片槽103图案的掩模版，之后通过光刻及刻蚀工艺，在该衬底10上同时形成该凹槽101及划片槽103，因此，节省了工艺步骤，有利于节省工艺成本。
79.其中，该半导体器件100还包括：位于该第一栅氧化层11a表面的第一栅极层14a；位于该第二栅氧化层表面11b’的第二栅极层14b。
80.具体的，在图4l以及图4m中，为了更好地表示第二栅极层14b的结构，示出了相邻的至少两个沟槽隔离结构13b。另外，如图4m所示，为了更好地示出浅沟槽隔离结构13a对相邻栅极结构的隔离作用，示出了相邻的两个浅沟槽隔离结构13a，可以看到a区形成有多个浅沟槽隔离结构。该第一栅极层14a在经过图案化刻蚀后用作凹栅型晶体管的栅极，该第二栅极层14b经过图案化刻蚀后用作类鳍式场效应管的栅极，第二栅极层14b可从三面包围着
沟道(也即图中的类鳍结构10b)，增大了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟道效应，减小亚阈值泄露电流。
81.请参阅图5，图5是本发明实施例所提供三维存储装置的结构示意图，其中，该三维存储装置500包括存储单元阵列502和外围电路501，其中，该外围电路501包括上述的半导体器件100。具体的，该三维存储装置500可以是nand芯片。
82.请参阅图6，图6是本发明实施例所提供的存储系统的结构示意图，该存储系统600包括控制器602和三维存储装置601，该控制器602耦合至该三维存储装置601并用于控制该三维存储装置601存储数据，该三维存储装置601包括上述的半导体器件100。具体的，该存储系统600可以是固态驱动器(ssd)。
83.本发明提供的半导体器件及其制造方法，一方面通过在所述第一区域上形成凹槽，并在凹槽上形成第一栅氧化层，有利于在第一区域形成具较大沟道长度的栅极，从而减缓第一区域的短沟道效应；另一方面通过在第二区域形成第二浅沟槽隔离结构，使第一浅沟槽隔离结构的高度大于第二浅沟槽隔离结构的高度，并在第二浅沟槽隔离结构上形成第二栅氧化层，有利于在第二区域形成类鳍式场效应管，从而在第二区域也减缓了短沟道效应。
84.除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
85.综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。