用于基板的自由基和热处理的系统与方法1.背景
技术领域：
：2.本公开内容的实施方式总体涉及制造半导体装置的系统和方法。更特定而言，本公开内容针对在氢自由基环境下热处理半导体装置中的通道结构的系统和方法。
背景技术：
：：3.集成电路(ic)市场持续需求更大的存储器容量、更快的开关速度和更大的特征密度。为了使得能够制造下一代装置和结构，半导体存储器芯片的三维(3d)堆叠(stacking)经常用于改善晶体管的性能。通过以三个维度取代传统的二个维度来布置晶体管，可将多个晶体管彼此非常靠近地放置在集成电路中。半导体芯片的三维堆叠减小线长度，保持低的布线延迟，并且增加芯片上的区域装置密度。当形成闪存结构时，将膜堆叠结构(stack)设置在基板上，并且执行蚀刻工艺以在膜堆叠结构中蚀刻沟槽。沟槽稍后用于构建硅通道结构以在源极与附近形成的漏极结构之间电性连通。膜堆叠结构通常包含导电层与绝缘层的重复的交替层。由于为了更高的装置性能在膜堆叠结构中需要大量的重复交替层，因此带有通道结构的膜堆叠结构经常具有高的深宽比(aspectratio)。而且，制造商正持续增加堆叠结构的高度，这增加通道的长度。装置的速度受到通道中电子的迁移率(mobility)与电子必须行经的增加的长度的限制。4.为了增加通道中电子的迁移率，传统的方法仅使用热退火来使半导体晶粒结晶和生长以协助电子迁移。然而，这样的工艺并非理想的，因为仅退火导致高的热预算，这包含在高温下运作长的停留时间。温度通常受到限制，因为超过某些温度可能导致装置中的缺陷。而且，延长停留时间可能影响产量。若停留时间和/或温度不足，则晶粒尺寸不能生长至足够的水平，并且可能产生性能差的装置。5.鉴于以上，需要用于热处理具有高深宽比特征的基板的系统与方法。技术实现要素：6.在实施方式中，提供处理基板的方法，该方法包含将基板定位在具有第一处理空间的第一处理腔室中。基板包含带有高深宽比特征的3d存储器结构，所述高深宽比特征具有大于约20:1的深宽比。通道结构的含硅层，诸如在基板的3d存储器结构中的通道结构的含硅层在第一处理空间中暴露于在约10sccm至约5000sccm的流动速率下的氢或氘等离子体。在暴露期间在第一处理空间中在约100℃至约1100℃的温度下将基板退火，从而形成成核(nucleated)基板。在暴露基板之后，将成核基板热退火。7.在另一个实施方式中，提供在基板上制作存储器装置的方法，该方法包含通过在膜堆叠结构中蚀刻通道并且在通道的内表面和底部上放置通道层，而在膜堆叠结构中形成通道结构。通道和通道层在基板上形成具有高的深宽比的通道结构。每个通道结构具有大于约20:1的深宽比。该方法包含在第一处理腔室的第一处理空间中使通道结构暴露于氢自由基。在约100℃至约1100℃的温度下加热通道结构。8.在另一个实施方式中，提供处理基板的方法，该方法包含在基板的膜堆叠结构中形成的通道的底部和内表面上方形成非晶(amorphous)含硅层。膜堆叠结构包含交替的氧化物层和氮化物层或交替的氧化物层和多晶硅层。工艺包含使非晶含硅层暴露于氢自由基。在约100℃至约1100℃的第一温度下加热基板，以形成成核基板。在第二温度下进一步加热该成核基板。附图说明9.为了可详细地理解本公开内容的上述特征的方式，通过参照实施方式可具有以上简要概述的本公开内容的更具体的描述，在附图中图示实施方式中的一些实施方式。然而，应注意，附图仅图示本公开内容的典型实施方式，因此不应视为限制本公开内容的范围，因为本公开内容可允许其他等效实施方式。10.图1a描绘根据本公开内容的某些方面在设置于基板上的膜堆叠结构中形成的示例通道。11.图1b描绘根据本公开内容的某些方面的示例通道结构，其中通道层设置在形成于基板上的存储器结构的通道内部。12.图2描绘根据本公开内容的某些方面用于在基板上制作存储器装置的示例方法的流程图。13.图3描绘根据本公开内容的某些方面用于加工基板上的通道结构的示例热处理系统的示意图。14.图4a和图4b描绘根据本公开内容的某些方面用于利用自由基物种加热和加工基板上的通道结构的示例热自由基加工系统的示意图。15.图5描绘根据本公开内容的某些方面处理具有高深宽比特征的基板的示例方法的流程图。16.为了促进理解，已经在可能的情况下使用了相同的参考数字来指称图中共有的相同元件。预期一个实施方式的元件和特征可有益地并入其他实施方式中，而无需进一步叙述。17.然而，应注意，附图仅图示本公开内容的示例性实施方式，因此不应视为限制本公开内容的范围，因为本公开内容可允许其他等效实施方式。具体实施方式18.本公开内容的某些方面提供用于热处理具有高深宽比特征的基板的系统与方法。特定而言，高深宽比特征可为在某些三维装置中形成的通道结构。随着产生的竖直结构具有越来越长的通道长度，装置的速度可能变得受限于在通道中电子的迁移率和电子必须行经的增加的长度。因此，需要增加在半导体通道中电子的迁移率，以便补偿电子必须行经的增加的长度。特定而言，使用热退火工艺增加半导体(诸如通道中的硅之类)的晶粒尺寸可帮助减少在半导体晶粒边界处的电子散射，因此增加电子的迁移率。19.退火从先前被制成非晶的基板的区域产生更多的结晶结构。在结晶工艺期间，半导体原子(诸如硅原子之类)重新排列成依序的晶格结构。为了使非晶半导体膜结晶，通常将热用作能量源，以提供原子必需的动能，以将原子重新排列成依序的结构。为了增加从非晶半导体膜获得的晶粒尺寸，可提高炉温度或者/并且可增加炉退火时间。由于处理热预算的要求更加严格，炉温度受到极大限制，而增加的炉退火时间可损害产品的产量。有鉴于此，需要用于处理具有带有高深宽比通道结构的膜堆叠结构的半导体基板的系统与方法，以利用高产量和最小热预算的方法在通道中提供均匀且扩大的晶粒尺寸，以便以有效的方式提供提高的装置性能。本公开内容提供用于热处理具有高深宽比特征的基板以便产生高性能装置的系统与方法。20.特定而言，本公开内容的工艺和系统通过增加设置于通道中的半导体通道层内的平均晶粒尺寸来改善三维存储器结构的通道内的电子迁移率。工艺包含在升高的温度条件下利用自由基物种(诸如氢或氘自由基)加工基板，以促进有利于半导体通道层的成核和晶粒生长的环境。在自由基加工(诸如氢或氘掺杂)之后，可在等于或高于自由基加工的温度下进行炉退火，以促进成核的半导体通道层的晶粒生长。成核的通道层的炉退火造成在半导体通道层内更均匀的晶粒分布和进一步的晶粒生长。氢或氘自由基加工使得能够降低半导体晶粒的成核和培育(incubation)阶段所需的活化能，并且减少炉退火期间必需的热量和时间。21.图1a和图1b描绘根据本公开内容的某些方面在形成的各个阶段在基板100上形成的存储器结构110。如图1a和图1b中描绘的示例实施方式中所示，基板100具有大体上平坦的表面，但可替代地具有不平坦的表面，或在表面上形成有结构的大体上平坦的表面。膜堆叠结构101设置在基板100上，用于在膜堆叠结构101中形成存储器单元结构。3dnand装置的制造工艺始于沉积多个交替的膜层，这些膜层统称为“膜堆叠结构”。产生膜堆叠结构包含沉积氧化物/氮化物(on)层对或氧化物/多晶硅(op)层对的多个薄层。基板100为基于硅的材料，但也可为基于锗的材料、硅锗合金或任何适合的绝缘材料、半导体材料或导电材料，诸如具有周期表iii、iv或v族元素的材料。在一些实施方式中，基板100可为诸如掺杂或未掺杂的单晶硅、氧化硅、应变硅、硅锗、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片和图案化或未图案化的晶片绝缘体上硅(soi)、碳掺杂的氧化硅、氮化硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石的材料。基板100可具有各种尺寸，诸如约200mm、约300mm、约450mm或其他直径的基板，以及矩形或正方形面板。22.在至少一个实施方式中，设置在基板100上的膜堆叠结构101具有多个竖直堆叠的层，诸如34对层或更多。膜堆叠结构101包含层的对，层的对包含在两个氮化物层103a与103b之间交替并且被夹在两个氮化物层103a与103b之间的第一层102(示出从102a1至102an)和第二层104(示出从104a1至104an)。夹层堆叠在设置于基板上的铝氧化合物层108上以形成膜堆叠结构101。层的对包含交替的第一层102和第二层104，交替的第一层102和第二层104重复达n对的第一层与第二层。膜堆叠结构101为诸如三维(3d)存储器装置之类的存储器单元装置的部分，并且可根据需要使用第一层102与第二层104的任何预定数量的重复对。23.在可与其他实施方式组合的至少一个实施方式中，膜堆叠结构101用于形成用于三维(3d)存储器装置的多个存储器单元结构。膜堆叠结构101由交替的氧化物层与氮化物层(on)或交替的氧化物层与多晶硅层(op)构成。例如，膜堆叠结构101除了其他之外还可包含多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、氮化钛、氧化物与氮化物的复合物、将氮化物层夹在当中的至少一个或多个氧化物层、和上述项的组合。如在图1a和图1b中可见的，膜堆叠结构101的交替层包含第一层102，第一层102用作绝缘介电层，诸如氧化硅之类。膜堆叠结构101的交替层还包含第二层104，第二层104为功能层，在所述功能层内构建存储器储存单元。功能层包含硅、多晶硅和氮化硅中的一者或多者。24.第二层104包含不同结构的存储器储存单元，如电荷捕获装置(charge-trapdevice)(未示出)或浮栅(floatinggate)装置。浮栅装置包含控制栅109、多晶硅间介电(ipd)层106、浮栅107、隧道氧化物层105和通道层170。浮栅由硅构成，且隧道氧化物层由氧化硅构成。然而，也预期其他材料。ipd层106为层的堆叠结构，诸如三个层的堆叠结构。ipd层106为氧化硅层、氮化硅层和氧化硅层中的一者或多者的堆叠结构。交替的第一层102与第二层104设置在氮化物层(例如103a、103b)之间，诸如在帽层(caplayer)103a与终止层103b之间。25.将膜堆叠结构101图案化以在膜堆叠结构101中形成通道150，如图1a中所示。在膜堆叠结构101上形成硬模层(图中未示出)，以促使在膜堆叠结构101中形成通道150。通道150用于当制造工艺完成时在装置结构中形成通道结构160。如本文所使用的通道结构160包含通道150和通道层170。应注意，可针对不同的装置性能要求而根据需要改变装置结构和配置。26.图案化工艺包含在膜堆叠结构101中形成图1a中所示的通道150，图1a中所示的通道150稍后用作图1b中所示的通道结构160。图案化工艺使用任何适合的图案化气体混合物来蚀刻膜堆叠结构101中的第一层102和第二层104。通道层170形成在通道150中以形成通道结构160。通道层170形成在通道的内表面中，沿通道的整个长度，和在通道的底部处。通道层170由化学气相沉积(cvd)工艺形成，但可替代地由原子层沉积(ald)工艺、溅射工艺、涂布工艺或其他适合的工艺形成。通道层170在沉积之后为非晶的并且在氢或氘自由基加工之后结晶成多晶硅，并且可附加地或替代地包含单晶硅、iii-v族半导体或其他具有高电子迁移率和低随机电报噪声的半导体。使通道层170结晶以增加通道结构160的导电率并且增强整体装置性能。在图案化和蚀刻工艺期间，形成在膜堆叠结构101中的通道150可具有倾斜的侧壁(例如，相对于基板100的水平表面或平面不垂直或成角度)。根据本公开内容的方法，在放置通道层170之后并且在热加工通道结构160之后，氧化物层(未示出)可填充通道结构160中的剩余空间。27.在可与其他实施方式组合的至少一个实施方式中，本公开内容的基板包含高深宽比特征。例如，在膜堆叠结构101中形成的通道150可称为高深宽比特征，或者通道150与通道层170一起形成高深宽比特征。高深宽比特征具有高于约20:1、30:1、40:1或50:1的深宽比，诸如从50:1至约1000:1，诸如约50:1至约300:1，诸如约100:1至约300:1，或约200:1至约300:1。28.尽管在图1a和图1b中描绘3dnand结构，但本公开内容的方法可应用于具有通道结构的任何半导体装置，诸如电阻式ram(reram)和3d-dram。29.图2描绘根据本公开内容的某些方面用于在基板上制作存储器装置的示例方法200的流程图。方法200的操作202包含在膜堆叠结构101中形成通道结构。通过在膜堆叠结构101中蚀刻通道150并且在膜堆叠结构101的通道150的内表面和底部中形成通道层170来形成通道结构160。通道结构160形成具有高于约20:1的深宽比的高深宽比特征。通道层170为约100埃至约200埃。30.方法200包含在操作204中在第一处理腔室(例如，图3和图4中所示的328)的第一处理空间(例如，图3和图4中所图示的308)中利用氢或氘自由基来加工通道结构160。具有高的深宽比的通道结构对于使用传统工艺加工来说是挑战，因为使用高能等离子体的传统工艺导致来自离子轰击的无意的离子蚀刻和沿通道长度的差的均匀性。在传统工艺中，高能等离子体离子被直接引导到通道的底部而非侧壁。尽管传统工艺用于水平表面，但传统工艺不适用于诸如通道之类的竖直结构。已发现，本文公开的氢工艺沿整个通道长度提供非方向性的自由基加工，从而造成成核和晶粒生长的改善的均匀性。特定而言，氢自由基经由设置于基板上方的喷头被输送至处理空间(例如，图3和图4中所示的308)。在一个示例中，喷头经配置为在基板上方提供自由基的均匀分布，从而促进到在操作202中形成的通道150中的改善的扩散。31.在可与其他实施方式组合的一些实施方式中，于操作204处，在约100℃至约1100℃的温度下加热第一处理腔室(例如，图3和图4中所示的328)，诸如约200℃至约800℃，诸如约300℃至约700℃，约400℃至约600℃，诸如约500℃。在可与其他实施方式组合的至少一个实施方式中，使具有高深宽比特征的基板暴露于氢或氘自由基物种达至少约1分钟，诸如约1分钟至30分钟，替代地约10分钟至约1小时，诸如约20分钟至40分钟，诸如约30分钟。可在参照图4a和图4b描述的热自由基加工系统400中进行在上述温度下利用氢或氘自由基物种来加工高深宽比特征。然而，也预期使用其他热处理系统。32.返回参照图2，操作206包含在约400℃至约1100℃的温度下的氢或氘自由基物种暴露之后加热高深宽比特征。在可与本文所述的其他实施方式组合的一些实施方式中，在第二处理腔室352的第二处理空间358中加热高深宽比特征，如图3中所描绘。替代地，在第一处理腔室328的第一处理空间308中加热高深宽比特征。33.图3描绘根据本公开内容的某些方面用于加工基板上的通道结构的示例热处理系统的示意图。第二处理腔室352可为热处理腔室，所述热处理腔室可在从室温至约1100℃或更高的范围内的温度下被加热，诸如炉之类。在可与其他实施方式组合的一些实施方式中，在第二处理腔室中将具有高深宽比特征的基板在约400℃至约1100℃的温度下加热，诸如约600℃至约1000℃，诸如约700℃。在第二处理腔室352中将具有高深宽比特征的基板退火达至少约1分钟，诸如约10分钟至约1小时，诸如约20分钟至40分钟，诸如约30分钟。在可与其他实施方式组合的至少一个实施方式中，第二处理腔室352在约1托至约3800托的压力下操作，诸如大气压或降低的压力，诸如约1托至约760托。在一些实施方式中，第二处理腔室352包含氮气。通过使惰性气体(诸如稀有气体(noblegas)之类，例如氩)流动来控制压力。34.图4a描绘根据本公开内容的某些方面用于加工基板100上的通道结构160的示例热自由基加工系统400的示意图。热自由基加工系统400包含第一热处理腔室328、远程等离子体源(rps)306和将远程等离子体源306耦合至第一热处理腔室328的气体管线307。第一热处理腔室328可为传统的基于加热器的退火腔室，或快速热处理(rtp)腔室，诸如快速热退火(rta)腔室之类。在一些实施方式中，第一热处理腔室328可为任何热处理腔室，其中期望将至少亚稳态(metastable)的自由基分子物种和/或自由基原子物种输送至处理空间。例如，在一些实施方式中，处理腔室为等离子体加工腔室，或者等离子体增强或等离子体辅助的沉积腔室，诸如等离子体增强化学气相沉积(pecvd)腔室或等离子体增强原子层沉积腔室(peald)。35.控制模块318可耦合至热自由基加工系统400，以控制第一热处理空间308、rps306、泵316的操作参数和去往第一热处理腔室328的气体管线307中的气流。控制模块318可包含中央处理单元(cpu)324、存储器320和用于cpu324的支持电路322。控制模块318直接地或经由耦合至第一热处理腔室328、rps306和/或气体管线307的其他计算机和/或控制器(未示出)来控制热预处理系统300。控制模块318为在工业环境中用于控制各种腔室与设备和在各种腔室与设备上或各种腔室与设备中的子处理器的任何形式的通用计算机处理器。存储器320或计算机可读介质为一种或多种容易获得的存储器，诸如随机存取存储器(ram)、只读存储器(rom)、软盘、硬盘、闪存驱动或任何其他形式的本地或远程数字储存。支持电路322耦合至cpu324以用于支持处理器。支持电路322包含高速缓存、电源、时钟电路、输入/输出电路系统和子系统和类似物。基板处理参数作为软件例程储存在存储器320中，该软件例程被执行或调用以将控制模块318转换成专用控制器，以控制热自由基加工系统300的操作。控制模块318经配置以执行本文所述的任何方法。在一些实施方式中，真空泵316用以维持第一热处理空间308中的气压。真空泵316经由排放装置309抽空后处理(post-processing)气体和/或工艺的副产物。在一些实施方式中，真空泵316由控制模块318来控制。36.rps306耦合至电源338。电源338用作激发源以点燃和维持rps306中的等离子体。在至少一个实施方式中，rps306包含电感耦合等离子体(icp)源、变压器耦合等离子体(tcp)源和/或电容耦合等离子体(ccp)源。在可与其他实施方式组合的一些实施方式中，电源338为射频(rf)源。例如，rf源输送在约5kw至约9kw之间的功率，诸如7kw之类。37.rps306在约50mt至约10t下操作，诸如约100mt至约1t。rps306经由第一气体导管303耦合至第一气体源302并且经由第二气体导管305耦合至第二气体源304。例如，第一气体源302可包含第一气体，第一气体可包含诸如he、ne、ar、kr、xe和n2的非反应性气体。例如，第一气体源302可包含ar气体。在一些实施方式中，第二气体源304可包含含氢、氮或氘的物种、h2、d2、nh3或上述项的组合。在至少一个实施方式中，热自由基加工系统为如图4b中所记载的双腔室。双腔室在具有两个工艺区域的腔室主体中并行地处理两个基板。这两个空间不相对于彼此隔离。然而，预期其他配置。第二气体源到第一热处理空间308中的流动速率为约10sccm至约5000sccm，诸如从约100sccm至约1500sccm。到第一热处理空间308中的第一气体和第二气体的总流动速率为约10sccm至约5000sccm，诸如从约100sccm至约1500sccm。38.图4b描绘根据本公开内容的某些方面具有两个腔室的示例热自由基加工系统400的横截面图。特定而言，图4b描绘具有两个热处理腔室328a、328b的第一热处理腔室的示例。第一热处理系统400的热处理腔室328a、328b中的每一者包含基板保持器312a、312b。具有高深宽比特征的基板定位于第一处理空间(例如，308a、308b)中的一者中的基板保持器(例如，312a、312b)中的一者上。39.热处理腔室328a、328b中的每一者包含远程等离子体源306a、306b。在一些实施方式中，热处理腔室328a、328b可共享单个rps(图中未示出)。在一些实施方式中，每个rps306a、306b耦合至共享的第一气体源302和共享的第二气体源304。在至少一个实施方式中，每个rps306a、306b可耦合至不同的第一气体源(未示出)和不同的第二气体源(未示出)。基板保持器312a、312b中的每一者具有嵌入式加热器元件314a、314b，嵌入式加热器元件314a、314b适用于控制支撑于基板保持器312a、312b上的基板的温度。在可与其他实施方式组合的至少一个实施方式中，可通过将来自电源的电流施加至加热器元件314a、314b来将基板保持器312a、312b电阻式地加热。热处理腔室328a、328b中的每一者还包含工艺配件310a、310b。工艺配件为热处理腔室328a、328b内部用于晶片上性能的一个或多个部件，诸如衬垫之类。衬垫可由石英、陶瓷或金属制成。40.图5描绘根据本公开内容的某些方面处理具有高深宽比特征的基板的示例方法500的流程图。高深宽比特征具有大于约20:1的深宽比，诸如从约20:1至约1000:1，诸如从约50:1至约500:1，诸如从约100:1至约300:1。方法500包含在操作502处，在基板上方形成半导体层(例如，半导体通道层170)，诸如含硅层。带有半导体层的基板定位在具有第一处理空间的第一热处理室中，第一处理空间与气体管线流体连通。41.在操作504处，使基板暴露于氢或氘自由基物种。形成氢或氘自由基物种包含：由远程等离子体源306中的第一气体形成等离子体；使等离子体经由气体管线307流动到第一热处理腔室328中；和在远程等离子体源306中的第一气体点燃之前、与点燃同时或点燃之后，使第二气体流动至远程等离子体源306。在一些实施方式中，等离子体与第二气体可在第一热处理空间308中混合。来自第一气体源302的第一气体，诸如氩之类，经由第一气体导管303流动到远程等离子体源306中。接通电源338，并且远程等离子体源306中的混合物流动到第一热处理空间308中。第二气体(诸如氢气之类)经由第二气体导管305进入rps306，与等离子体混合，并且经由气体管线307流动到第一热处理空间308。第二气体的流动速率为第一气体和第二气体到远程等离子体源306的总流动速率的约5％至约100％。第一气体在rps306中被点燃成等离子体，并且用于将第二气体的分子解离成自由基物种，诸如远程等离子体源中和气体管线307的混合空间中的氢自由基。在可与其他实施方式组合的一些实施方式中，可关闭第一气体，并且由第二气体产生的自由基物种可流动到第一热处理空间308中。在可与其他实施方式组合的一些实施方式中，第一气体可与由第二气体产生的自由基物种并行地继续流动到第一热处理空间中。氢或氘自由基物种流动到第一热处理空间308中，以如操作506中所述地利用自由基物种使基板的3d存储器结构的非晶层成核。42.尽管在图中将等离子体源描绘为远程等离子体源306，但预期其他激发源。在可与本文所述的其他实施方式组合的一些实施方式中，第二气体在流动到第一热处理空间中之前流动到电感耦合等离子体(icp)源中，或者在第一热处理空间内原位地通过icp激发第二气体。在一些实施方式中，第二气体可在流动到第一热处理空间中之前流动到微波等离子体源中，或者在第一热处理空间内原位地通过微波等离子体源激发第二气体。在可与其他实施方式组合的一些实施方式中，本公开内容的热工艺不含所有非氢和/或非氘自由基物种。已发现，与在处理空间中直接形成等离子体相比，在远程等离子体源中形成等离子体使用较少的能量来形成和维持等离子体。43.在可与其他实施方式组合的本公开内容的某些方面中，形成氢或氘自由基物种包含：接通电源338至rps306并且使来自第二气体源304的第二气体(诸如含氢气体之类)经由第二气体导管305流动到rps306中。第二气体的流动速率可为到远程等离子体源306的总气体流动速率的约100％。第二气体的分子在远程等离子体源306中和在气体管线307中解离成自由基物种，诸如氢自由基之类。如操作504中所述，氢或氘自由基物种流动到第一热处理空间308中。44.使氢和/或氘自由基物种流动到第一热处理空间308的步骤包含使半导体通道层170成核。特定而言，在氢和/或氘自由基物种加工之前，半导体通道层为非晶层，诸如用于产生3d存储器结构的非晶层和/或半结晶层。在使具有非晶半导体通道层的基板暴露之后，使通道层170内的半导体(例如，硅)成核以形成成核基板。使基板成核的步骤包含在氢和/或氘自由基物种暴露期间加热基板。45.在一些实施方式中，将第一处理腔室(例如，图4a和图4b中所示的328)中的基板在约100℃至约1100℃的第一温度下加热，诸如约400℃至约1100℃，诸如约200℃至约800℃，诸如约300℃至约700℃，约400℃至约600℃，诸如约500℃。在至少一个实施方式中，使具有高深宽比特征的基板在约100℃至约1100℃(诸如约400℃至约600℃)下暴露于氢和/或氘自由基物种达第一时间量，诸如约1分钟至约60分钟，诸如约5分钟至约20分钟，诸如约5分钟至约10分钟，或从约10分钟至约15分钟。46.氢或氘自由基物种到第一热处理空间308中的流动速率为约10sccm至约5000sccm，诸如从约100sccm至约1500sccm。到第一热处理空间308中的包含自由基物种的气体的总流动速率为约10sccm至约5000sccm，诸如从约100sccm至约1500sccm。第一热处理腔室的第一温度为约100℃至约1100℃。在至少一个实施方式中，在约450℃至约550℃下利用自由基物种来加工具有高深宽比特征的基板达约5分钟至约10分钟。47.第一热处理腔室中的压力为至少约10毫托至约530托，诸如约10毫托至约10托。通过增加从气体管线至第一热处理腔室的气体流动速率和/或减小从第一热处理腔室泵出的气体流动速率来控制第一热处理腔室中的压力。在可与本文所述的其他实施方式组合的一些实施方式中，使氢气体流固定，并且通过调整(例如，增加)到第一热处理腔室中的惰性气体的流动速率来控制压力。在第一热处理中增加的惰性气体量使第一热处理室中的腔室压力增大，这可吸收热处理腔室中的自由基物种并且造成自由基物种结合。在某些条件下，这减少由于大量氢和/或氘自由基物种造成的通道结构的通道层的蚀刻。48.不受限于理论，相信利用自由基物种(诸如氢和/或氘自由基)来加工半导体通道层170的非晶或多晶半导体材料可降低半导体材料的成核和晶粒生长所需的活化能。特定而言，相信自由基插入至半导体晶格结构中并且产生用于晶粒生长的“种晶(seed)”，并且可在退火期间增加半导体材料的结晶度。氢或氘自由基物种的插入可造成半导体原子键(诸如si-si键之类)断裂/松弛并且重新排列。这些重新排列可减少成核的活化能，因此减少使材料结晶通常所需的热量。已发现，在自由基退火期间使用约400℃至约1100℃的高温(诸如400℃至约600℃)由于若干原因造成良好的半导体晶粒生长。49.首先，高温将增加h自由基在半导体表面上的解吸(dis-absorption)效率，因此，使由自由基物种造成的半导体的蚀刻最小化。不受限于理论，相信自由基物种(例如，氢和/或氘)可与半导体原子反应以形成挥发性氢、半导体化合物(例如，硅化合物)，这可蚀刻半导体通道层170(例如，硅层)。在高温下，自由基(诸如氢自由基之类)的解吸增加，使得自由基在离开半导体材料的表面之前没有时间与半导体材料反应。50.其次，在自由基退火期间使用高温可增加氢或氘自由基物种扩散至半导体层中的扩散系数和扩散长度两者，因此增加非晶半导体层内部的成核效率。第三，退火期间的高温为半导体原子提供更多的热能来使这些半导体原子自身移动并且重新排列成晶体结构。硅、锗、锗合金、硅合金和上述项的组合类似地受益。方法500可以可选地包含，在操作506处，在第一处理空间中或具有第二处理空间的第二热处理腔室中加热成核基板。第二热处理腔室为烘箱(oven)或炉(furnace)，诸如大型工业炉、箱式炉、分体箱式炉(splitboxfurnace)、管式炉、分体管式炉、多区域分体管式炉和/或小间歇式炉(smallbatchfurnace)。在可与本公开内容的任何实施方式组合的一些实施方式中，第二热处理腔室与第一热处理腔室相同。例如，方法500的操作506的自由基物种加工与操作504中的加热在相同腔室中发生。在第二处理空间中加热基板使得能够同时加热若干基板，从而允许在第一处理腔室中处理另外的基板，并且因此增加整体工艺产量。51.在第二处理腔室中在第二温度下将具有高深宽比特征的成核基板加热，第二温度为约100℃至约1100℃，诸如约400℃至约400℃，或约600℃至约800℃，诸如约700℃。如本文所使用，用语“成核基板”指已经利用氢或氘自由基物种加工以形成成核位点的基板。成核位点为随着晶体生长而在该位点上沉积另外的原子以形成结晶固体的结构图案特征的位点。取决于由加工所引入的结晶程度，成核基板可部分结晶或完全结晶。将具有高深宽比特征的成核基板在第二处理腔室352中退火达第二时间量，诸如至少约1分钟，诸如约10分钟至约1小时，诸如约20分钟至40分钟，诸如约30分钟。在至少一个实施方式中，第二处理腔室可在大气压或降低的压力下操作，诸如约1托至约760托。在可与其他实施方式组合的一些实施方式中，操作506可在第一热处理空间308中发生。在一些实施方式中，可经由气体的泵316将第一热处理空间308抽空，并且可在第一热处理空间中加热成核基板。从操作504至操作506的总处理时间小于约3小时，诸如约0.5小时至约2小时，诸如约1.5小时。在一些实施方式中，操作504和506可在第一处理腔室中发生，并且操作504和506的总处理时间可为至少约1分钟，诸如约10分钟至约1小时，诸如约20分钟至40分钟，诸如约30分钟。52.在可与本文所述的其他实施方式组合的一些实施方式中，在第一热处理空间308中使用诸如在约300sccm至约1500sccm下之类的高剂量的氢或氘自由基物种，同时在第一热处理腔室的第一温度下加热基板达第一时间量，诸如约5分钟至约10分钟，然后将基板传送至第二热处理空间以在第二温度下进行另外的加热达第二时间量。替代地，在第一热处理空间308中使用诸如在约300sccm至约1500sccm的流动速率下之类的高剂量的氢或氘自由基物种，同时在第一热处理腔室的第一温度下加热基板达第一时间量，自由基物种的流动速率被关闭或减小以进行在第二温度下另外的加热达第二时间量。本文提供的氢或氘自由基物种的剂量足够高，并且本文提供的持续时间足够长，以使氢插入到基板中来使基板成核而大体上不蚀刻基板。本文提供的剂量也足够高，以解决当基板在第二温度下加热时氢的潜在脱气。从基板的氢脱气抑制晶粒生长。在第二工艺空间中(诸如在炉中之类)加热基板，提供在炉中同时处理大量基板的另外的益处。53.在可与本文所述的其他实施方式组合的一些实施方式中，在第一热处理空间308中使用诸如在约10sccm至约100sccm下之类的低剂量的氢或氘自由基物种，同时在第一热处理腔室的第一温度下加热基板达第三时间量，诸如从操作504至操作506的总处理时间，诸如约5分钟至约1小时。54.在可与本文所述的其他实施方式组合的一些实施方式中，第二温度低于第一温度。已发现，本文公开的第二温度足够高以促进晶粒生长并且足够低以减少过度成核的可能性。“成核”指成核位点的形成，且用语“过度成核”指形成多于预期数目的成核位点。已发现，在某体积的基板内的过度成核造成较低的平均晶粒尺寸。在可与本文所述的其他实施方式组合的一些实施方式中，第二温度比第一温度低约5％至50％，诸如低约10％至约30％，诸如低约20％。本文公开的工艺提供通道结构从顶到底的保形(conformal)晶粒尺寸。55.根据可与其他实施方式组合的至少一个实施方式，上述方法的一个或多个操作可作为指令而被包含在计算机可读介质中，以由控制单元(例如，控制器模块)或任何其他处理系统来执行。计算机可读介质可包含用于储存指令的任何适合的存储器，诸如随机存取存储器(ram)、只读存储器(rom)、软盘、硬盘、闪存驱动或任何其他形式的本地或远程数字储存装置。作为示例，并且在本公开内容的一些方面中，提供被编程以执行方法的系统，该方法包含储存于系统的存储器中的算法。该算法可具有多个指令，这些指令当由处理器执行时造成方法被执行。该方法可包含将基板定位在具有第一处理空间的第一处理腔室中，第一处理空间与气体管线流体连通，并且具有高深宽比特征的基板具有大于约20:1的深宽比，诸如从约20:1至约1000:1，诸如从约50:1至约500:1，诸如从约100:1至约300:1。方法500可进一步包含在远程等离子体源中形成自由基物种，并且在第一处理腔室中使基板暴露于自由基物种以形成成核基板。可将成核基板定位在具有第二处理空间的第二处理腔室中，并且可在第二处理腔室中于例如高于或低于第一处理腔室的温度的温度下加热基板。当前第1页12当前第1页12