具有裂纹阻挡三维结构的半导体结构的制作方法

1.本发明涉及集成领域，并且更特别地，涉及电子产品、相关半导体产品及其制造方法。


背景技术：

2.增加电容密度是新兴电容性部件开发的关键目标。在硅集成电容器的情况下，一种提高电容密度的方法包括通过使硅晶片的表面进行3d结构化来增加电容性结构的比表面。这允许管芯表面的减小，并且使硅集成电容性技术达到与低压应用的实现要求相匹配的集成水平。
3.然而，在新兴的高电压应用(受如gan(氮化镓)和sic(碳化硅)的集成电源技术的路线图的控制)领域，电容性技术集成仍有大量内容未研究。在这样的应用中，为了防止电容性装置提早失效和/或过早磨损，为了装置的期望寿命，必须以足够的余量保证操作电场。维持操作电场的一种方法是通过增加电介质层的厚度。然而，用于高电压或高功率应用(例如，大于500伏)的现有的硅处理技术与这样的应用所需的电介质厚度(例如，大于0.7微米的厚度)不兼容。
4.例如，gruenler等人(“high-voltage monolithic 3d capacitors based on through-silicon-via technology”，ieee国际互连技术会议和ieee高级金属化材料会议，2015年5月18日至21日，格勒诺布尔)提出了用于高电压应用的3d电容器。图1示出了gruenler的电容器的示例100。如图所示，电容器100包括基板102，该基板具有在该基板中蚀刻的圆柱形毛细管的阵列。圆柱形毛细管填充有由半导体层104、电介质层106、多晶硅层108和金属层110组成的电容性结构。半导体层104和金属层110分别为电容性结构提供底部电极和顶部电极。
5.然而，gruenler的3d电容器结构并未很好地适合于采用大的电介质厚度(例如，大于0.7微米的厚度)。一方面，3d结构对工艺气体具有差的渗透性，这使用于蚀刻圆柱形毛细管和沉积电容性堆叠的工艺复杂。另一方面，一旦圆柱形毛细管被电容性堆叠填充，则结构遭受高水平的机械应力。高机械应力导致大量的晶片翘曲，进一步使后续的工艺步骤更加复杂。较厚的电介质将加剧gruenler的结构的两个缺陷，甚至致使电容性集成更加复杂。此外，这将显著地增加在电介质涂层中产生或发生缺陷(例如，电介质破裂或分层)而导致随机的装置击穿的可能性。
6.欧洲专利申请ep 18305789.2描述了一种用于高电压应用的改进的3d电容器结构。改进的3d电容器结构具有敞开、突出的几何形状，这使得该结构更有利于在蚀刻期间的气体循环并且改进其对等离子体的渗透性。突出的几何形状还转化为减少的机械应力和晶片弯曲(bow)，这促进后续的处理并且降低结构内发生缺陷的可能性。所有这些优点有助于结构与使用较厚的电介质(例如，大于0.7微米)的兼容性，并且因此有助于其用于高电压应用(例如，大于500伏)的更好的适宜性。
7.然而，虽然在ep 18305789.2中描述的改进结构减少了在3d电容器结构本身内发
生电介质破裂和分层，但是裂纹或分层仍然可能在3d结构之外发生并且可能传播到3d结构中。
8.这样的裂纹的一个来源是具有高机械应力的晶片区域。例如，在上述3d电容器结构的制造中通常是利用全晶片沉积作为电介质(其可以是单层或层的堆叠)。这导致沉积的电介质不仅覆盖预期的3d结构，而且覆盖3d结构周围的晶片的大片2d(平面)区域。这些2d区域最终可以用于构建电路互连和/或平面功能电路以及/或者可以提供切割通道区域。然而，由于它们的大尺寸和平面性，这些2d区域通常表现出高机械应力，使用高厚度电介质会使这种情况恶化。因此，一旦沉积电介质，就可以在这些区域中观察到裂纹和/或分层。出于说明的目的，图2示出了在晶片的2d区域中遭受电介质分层的硅晶片的图像。
9.裂纹的另一来源是晶片中的薄弱点。这样的薄弱点通常存在于晶片边缘，并且更特别地存在于晶片边缘的斜面区域(斜面区域是边缘研磨之后晶片边缘的弯曲/倾斜部分)中。出于说明的目的，图3示出了在电介质沉积之后从位于硅晶片的斜面区域中的薄弱点出现的裂纹的微观视图。若干因素可能会导致在处理期间在晶片边缘和斜面区域中出现薄弱点，所述处理包括晶片边缘的研磨以及较小的沉积厚度控制和晶片边缘处不同/不均匀的热状况(例如，在晶片通过石英舟保持在炉内的情况下，晶片边缘可能会经受石英舟接触晶片的冷点)。在不对所采用的处理进行实质性和昂贵的修改的情况下，这些因素通常是无法控制的。


技术实现要素：

10.本发明提出了一种半导体结构，包括：
11.基板；
12.设置在基板的区域中的功能电路结构；以及
13.包括至少一个连续沟槽的第一三维结构，所述至少一个连续沟槽垂直地朝向基板的底表面延伸并且围绕基板的包含功能电路结构的区域。
14.因此，第一三维结构通过防止这样的裂纹传播到包含功能电路结构的区域中来保护功能电路结构免受在包含功能电路结构的区域之外出现的裂纹的影响。裂纹可能是基板的顶表面中的裂纹。替选地或附加地，裂纹可能出现在形成于基板的顶表面上方并且进入连续沟槽的层(例如，电介质层)中。具体地，当裂纹到达第一三维结构时，裂纹无法改变方向并且遵循沟槽的形状。另外，由于沟槽是连续的，因此传播的裂纹无法找到将基板(或放在基板上的层)的顶面桥接超过沟槽的任何路径。
15.另外，三维结构降低了在半导体结构的二维区域中出现裂纹的可能性。具体地，当被放置在基板的二维区域中时，三维结构使该区域中的宏观应力松弛。
16.在实施方式中，基板是具有可用管芯区域和排除区域的晶片，并且包含功能电路结构的基板的区域对应于晶片的可用管芯区域。第一三维结构的第一连续沟槽可以被定位在晶片的排除区域中。这防止在排除区域，并且特别是在晶片斜面中出现的裂纹传播到可用管芯区域中。
17.在实施方式中，包含功能电路结构的基板的区域包括单元芯片区域的矩阵，每个单元芯片区域被划片区域围绕，并且功能电路结构被设置在各单元芯片区域的单元芯片区域中。第一三维结构的第二连续沟槽可以被定位在单元芯片区域的相应划片区域中。因此，
可以为每一单元芯片区域提供保护密封环，从而保护功能电路结构免受在单元芯片区域之外出现的任何裂纹的影响。
18.在实施方式中，包含功能电路结构的单元芯片区域的相应划片区域包括指定的切割通道区域。指定的切割通道区域可以是划片区域中的通过其提供晶片的切割通道的区域。可以沿着指定的切割通道区域中的切割通道切割晶片以获得包含单元芯片区域的单个管芯。
19.在实施方式中，第一三维结构的第二连续沟槽被定位于单元芯片区域与相应划片区域的指定的切割通道区域之间。因此，第二连续沟槽在晶片被切割之后保留在包含功能电路结构的管芯中。
20.替选地，第二连续沟槽可以被定位在指定的切割通道区域内。因此，当晶片被切割时，可以从包含功能电路结构的管芯中去除第二连续沟槽。
21.在任一情况下，第二连续沟槽在晶片切割之前的处理期间保护功能电路结构(例如，通过在处理期间阻止裂纹传播到功能电路结构中)。此外，当晶片切割没有去除第二连续沟槽时，沟槽在切割期间保护功能电路结构，具体地通过防止由切割引起的缺损延伸到功能电路结构中。
22.在实施方式中，功能电路结构包括第二三维结构。
23.在实施方式中，第一三维结构或第二三维结构包括从基板的底表面向上延伸的突出结构。
24.在实施方式中，突出结构具有图案。该图案可以包括壁或柱。柱可以是任何形状(例如，圆柱形、三面角形等)。
25.在实施方式中，第一三维结构包括突出结构，并且至少一个连续沟槽在第一三维结构的突出结构的壁或柱之间延伸。
26.在实施方式中，包括壁的图案至少包括第一壁区域和第二壁区域。在实施方式中，第一壁区域的壁沿着基板的第一方向设置，并且第二壁区域的壁沿着基板的第二方向设置。
27.在实施方式中，(第一三维结构和/或第二三维结构的)突出结构的角被倒圆。经倒圆的角可以落在与基板的底表面垂直或平行的平面中。
28.在实施方式中，突出结构的所有角被倒圆。
29.角的倒圆极大地降低了结构内的电应力和机械应力二者，从而使其更好地适合于使用较厚的电介质层和适合于高电压应用。
30.在实施方式中，半导体结构包括共形地设置在第一三维结构和/或第二三维结构的突出结构上方的层堆叠。
31.层堆叠可以包括多层装置，该多层装置包括以下中的一种或更多种：金属-绝缘体-半导体(mis)结构、半导体-绝缘体-半导体(sis)结构或金属-绝缘体-金属(mim)结构。
32.在实施方式中，(第一三维结构和/或第二三维结构的)突出结构的角被倒圆，并且经倒圆的角的曲率半径比层堆叠的绝缘体层的厚度大。在实施方式中，经倒圆的角的曲率半径大于层堆叠的绝缘体层厚度的两倍。
33.第一三维结构和第二三维结构可以具有相同或不同的三维图案。
34.在实施方式中，第一三维结构和第二三维结构可以具有相同的三维图案。这通过
允许使用共同的工艺步骤创建第一三维结构和第二三维结构来促进制造半导体的过程。
35.在实施方式中，在第一三维结构和第二三维结构具有相同的三维图案的情况下，第一三维结构具有与第二三维结构相同的三维图案关键尺寸。这允许使用与第二三维结构相同的工艺来形成第一三维结构。
36.在另一实施方式中，在第一三维结构和第二三维结构具有相同的三维图案的情况下，第一三维结构具有与第二三维结构不同的三维图案关键尺寸。在实施方式中，第一三维结构具有与第二三维结构相比至少一个更大的三维图案关键尺寸。在实施方式中，所述至少一个更大的三维图案关键尺寸包括将(第一三维结构和第二三维结构的)三维图案的元素分离的宽度。
37.具有在第一三维结构中比在第二三维结构中更大的这样的宽度的效果在于：当层堆叠被沉积成填充第二三维结构时，在第一三维结构中保留空的空间。因此，第一三维结构的沟槽在基板的顶表面的水平处保持连续。因此，在层堆叠中(例如，在基板的边缘处)出现的裂纹将仍然无法找到将基板的顶表面桥接超过连续沟槽的路径。
38.在实施方式中，将三维图案的相邻元件分离的宽度被制成在第一三维结构中略微大于在第二三维结构中。这允许两种结构具有可比较的尺寸，从而不会在进一步的工艺步骤中引起复杂化。另外，层堆叠的顶表面中的孔可以容易地被随后的共平面化层覆盖。
附图说明
39.参照附图，根据本发明的仅作为说明而非限制给出的某些实施方式的以下描述，本发明的更多特征和优点将变得明显，在附图中：
40.图1是常规集成电容器的透视图；
41.图2示出了遭受电介质分层的硅晶片的图像；
42.图3示出了从位于硅晶片的斜面区域中的薄弱点出现的裂纹的微观视图；
43.图4示出了根据本发明的实施方式的半导体结构的横截面图；
44.图5示出了根据本发明的实施方式的半导体结构的俯视图；
45.图6示出了根据实施方式的半导体结构的俯视图；
46.图7示出了根据实施方式的半导体结构的俯视图；
47.图8示出了根据实施方式的半导体结构的俯视图；
48.图9是根据实施方式的半导体结构的横截面图；
49.图10是根据本发明的实施方式的3d结构的扫描电子显微镜(sem)图像；
50.图11示出了根据本发明的实施方式的半导体结构的横截面图；
51.图12是根据实施方式的半导体结构的横截面图；以及
52.图13示出了可以在示例实施方式中使用的示例过程。
具体实施方式
53.本发明的实施方式解决了现有技术存在的不足。
54.图4示出了根据本发明的实施方式的半导体结构400的截面图。如图4中所示，半导体结构400包括基板402、功能电路结构404和三维结构406。应当注意，提供结构404和406的所示形状/几何结构仅出于说明目的而非限制。如本领域技术人员基于本文的教导将理解，
结构404和406可以包括根据实施方式的各种形状/几何形状的结构。
55.基板402可以由任何合适的基板材料制成。在实施方式中，基板402由硅制成。
56.功能电路结构404设置在基板402的区域408中。区域408可以是适合于在其中构建电路的基板402的区域。区域408可以在设计时基于基板402和预期的制造工艺来限定。功能电路结构404可以包括二维(平面)或三维(3d)半导体结构。
57.三维结构406位于区域408的外面。在实施方式中，三维结构406位于紧挨区域408外部。
58.在实施方式中，三维结构406包括诸如沟槽410的至少一个沟槽。如图4中所示，沟槽410从基板402的顶表面412至基板402的底表面414延伸至基板402。在实施方式中，沟槽410围绕着区域408。沟槽410可以形成围绕区域408的任何形状(例如，矩形、正方形、圆形等)。
59.在实施方式中，沟槽410在垂直于基板402的顶表面412的方向上延伸至基板402中。然而，在其他实施方式中，沟槽410可以相对于顶表面412以不同的角度(例如，在45度和135度之间)延伸。如所示，在沟槽410延伸至基板402的地方，沟槽410在基板402的顶表面412中产生一个或更多个角。根据实施方式，角可以是尖锐的或倒圆的。
60.在实施方式中，如示出了半导体结构400的俯视图的图5中所示，沟槽410是连续的。换句话说，沟槽410在基板402内形成不间断的空的空间。
61.如图4中所示，不间断的空的空间可以从顶表面412延伸至基板402的底表面414。在其他实施方式中，不间断的空的空间可以不一直向下延伸至基板402的底表面414。例如，可以将一层或更多层沉积到沟槽410中，从而覆盖底表面414并且填充沟槽410的底部的一部分。
62.在实施方式中，三维结构406通过防止这样的裂纹传播到区域408中来保护功能电路结构404免受区域408外面出现的裂纹的影响。裂纹可以是基板的顶表面412中的裂纹。可替选地或另外地，裂纹可以出现在形成在基板402的顶表面412上并进入沟槽410的层(例如，电介质层)中。
63.例如，如图5中所示，出现在区域408外面的裂纹502向区域408传播。当传播的裂纹502到达沟槽410时，由于裂纹无法改变方向并且遵循沟槽410的形状，所以裂纹的传播停止。另外地，当沟槽410连续时，传播的裂纹502不能找到将基板402的顶表面412(或放在基板402上的层)桥接穿过沟槽410的任何路径。
64.此外，三维结构406降低了在半导体结构400的二维区域中出现裂纹的概率。具体地，当放置在基板402的二维区域中时，该三维结构406将该区域中的宏观应力松弛。
65.在实施方式中，如图6中所示，半导体结构400可以是晶片级结构600。因此，基板402可以是晶片602。晶片602具有可用管芯区域604和排除区域606。
66.包含功能电路结构404的区域408可以与晶片602的可用管芯区域604对应。可用管芯区域604可以包括单元芯片区域608的矩阵。功能电路结构404可以位于可用管芯区域604的一个或更多个单元芯片区域608中。在实施方式中，包含功能电路结构404的一个或更多个单元芯片区域完全位于可用管芯区域604内部。
67.三维结构406的至少一个沟槽可以包括第一连续沟槽610。第一连续沟槽610围绕着可用管芯区域604。在实施方式中，第一连续沟槽610位于晶片602的排除区域606中。在另
一实施方式中，第一连续沟槽610位于紧挨排除区域606内部，即尽可能靠近可用管芯区域604。
68.在另一实施方式中，如图7中所示，半导体结构400可以是晶片级结构700。因此，基板402可以是晶片702。
69.包含功能电路结构404的区域408可以包括单元芯片区域704的矩阵，每个单元芯片区域由相应的划片区域706包围。
70.功能电路结构404可以设置在单元芯片区域704的单元芯片区域704a中。
71.三维结构406的至少一个沟槽可以包括第二连续沟槽708。第二连续沟槽708围绕单元芯片区域704a。在实施方式中，第二连续沟槽708位于单元芯片区域704a的相应划片区域706a中。
72.在实施方式中，单元芯片区域704a的相应划片区域706a包括指定的切割通道区域710a。指定的切割通道区域710a可以是划片区域706a的区域，通过划片区域706a提供晶片702的切割通道。可以沿指定的切割通道区域710a中的切割通道来切割晶片702以获得包含单元芯片区域704a的单个管芯。
73.在实施方式中，第二连续沟槽708位于单元芯片区域704a和相应划片区域706a的指定的切割通道区域710a之间。因此，在对晶片702进行切割之后，第二连续沟槽708保留在包含单元芯片区域704a(以及功能电路结构404)的管芯中。
74.可替选地，第二连续沟槽708可以位于指定的切割通道区域710a内部。因此，当对晶片702进行切割时，可以将第二连续沟槽708从包含单元芯片区域704a(和功能电路结构404)的管芯中去除。
75.第二连续沟槽708在对晶片进行切割之前的处理期间保护功能电路结构404(例如，通过在处理期间阻止裂纹传播到功能电路结构404中)。此外，当通过对晶片进行切割而没有去除沟槽708时，沟槽708在切割期间保护功能电路结构404，具体地通过防止由切割引起的缺损处延伸至功能电路结构404中来保护功能电路结构404。
76.如本领域技术人员基于本文的教导将理解，在实施方式中，三维结构406可以包括诸如沟槽610的一个或更多个沟槽和/或诸如沟槽708的一个或更多个沟槽。例如，在图7的实施方式中，提供了围绕晶片702的可用管芯区域的沟槽610和各自围绕相应的单元芯片区域704的多个沟槽708。相邻的沟槽708可以通过共享公共边和/或角而彼此交叠。
77.在其他实施方式中，三维结构406可以包括围绕一组单元芯片区域704的沟槽。该组单元芯片区域704可以包括任何数目(例如，2、4、6、9、16等)的单元芯片区域。可以提供该组单元芯片区域来代替或附加地围绕具有相应沟槽的单独的单元芯片区域。
78.在实施方式中，可以根据晶片702的期望的最大3d结构密度(由3d结构所占据的总晶片面积的百分比)来配置3d结构406。通常，添加3d结构会增加晶片中的应变。超过一定的3d密度(例如，20％)，晶片弯曲开始在晶片中构建，这使进一步的工艺步骤(例如，夹持、处理等)变得复杂。因此，三维结构406的总面积可以被选择成不超过晶片的期望的最大3d结构密度。
79.另外，三维结构406的沟槽可以均匀地分布在晶片702上以确保晶片上均匀的3d结构密度。这确保了在具有非常密集的3d结构的晶片的区域中不会出现过度弯曲。
80.三维结构406可以包括不同形状的3d结构。在实施方式中，形成三维结构406的一
些或全部3d结构包括如上所述的连续沟槽。此外，形成三维结构406的一些或全部3d结构可以包括相应的突出结构。突出结构从基板402的底表面414向上延伸并且可以与图案对应。3d结构的(连续)沟槽可以在突出结构之间中延伸。
81.出于说明目的，图8示出了可以是三维结构406的一部分的各种3d结构802、804、806和808的俯视图。具体地，图8示出了上述第一连续沟槽610可以由3d结构802、804、806和808的任何一个提供。应当注意，3d结构802、804、806和808中的白色区与结构的沟槽(多个沟槽)对应。如本领域技术人员将理解，诸如沟槽708的其他沟槽也可以由3d结构802、804、806和808的任何一个来提供。
82.如所示，3d结构802是单个连续沟槽。3d结构804是多沟槽结构，即，它包括彼此平行的多个离散连续沟槽。3d结构806包括连续沟槽以及成列地设置在连续沟槽内的不连续(有限长度)壁810的突出结构。
83.3d结构808包括连续沟槽以及设置在不同方向上的有限长度壁的突出结构。连续沟槽在突出结构的壁之间中延伸。在实施方式中，壁形成多个壁区(诸如第一壁区域812和第二壁区域814)的图案。每个壁区域812、814包括具有有限长度的多个平行壁。在实施方式中，形成壁区域的壁可以沿基板的第一方向或第二方向设置。例如，在结构808中，第一壁区域812的壁沿第一方向设置，第二壁区域814的壁沿第二方向设置。在其他实施方式中，可以使用多于两个方向。
84.第一方向和第二方向可以彼此形成限定的角度。限定的角度可以被选择成减小结构内的机械应力。在实施方式中，第一方向可以垂直于第二方向。然而，实施方式不限于该实现并且可以使用第一方向和第二方向之间的其他角度关系(例如，10度、20度、30度、40度、60度以及120度)。
85.在实施方式中，沿第一方向设置的壁区域和沿第二方向设置的壁区域对称地设置以减小沿第一方向和第二方向的机械应力。在实施方式中，沿第一方向设置的壁区域由沿第二方向设置的壁区域沿其侧面包围，沿第二方向设置的壁区域由沿第一方向设置的壁区域沿其侧面包围。
86.根据另一实施方式，三维结构406可以包括如图9中所示的3d结构。如所示，3d结构包括从基板402的底表面414向上延伸的柱902形成的突出结构。连续沟槽904在突出结构的柱902之间中延伸。柱902可以是如美国专利no.8,283,750中所述的圆柱形或三面角形。
87.在形成三维结构406的3d结构包括突出结构的实施方式中，可以在处理期间使突出结构的角倒圆。经倒圆的角可以落在与基板402的底表面414垂直或平行的平面中。在实施方式中，突出结构的所有角可以被倒圆。出于说明目的，图10是根据实施方式的上述3d结构808的sem图像。如所示，根据该实施方式，3d结构808的突出结构的所有角被倒圆。角的倒圆极大地降低了结构内的电应力和机械应力，使其更适合于使用较厚的电介质层和高电压应用。
88.根据实施方式，功能电路结构404可以包括二维(平面)和/或三维结构。
89.在实施方式中，如图11中所示，功能电路结构404包括三维结构1102。应当注意，提供图11中的三维结构1102的所示形状仅出于说明目的而非限制。如本领域技术人员基于本文的教导将理解，三维结构1102可以采用根据实施方式的多种3d形状，包括例如如上所述的3d结构802、804、806、808的形状。
90.在实施方式中，三维结构1102包括从基板402的底表面414向上延伸的突出结构。突出结构可以具有壁(例如，诸如3d结构806和808)或柱(例如，3d结构900)的图案。因此，根据实施方式，三维结构406和/或三维结构1102可以包括突出结构。
91.在实施方式中，三维结构406可以具有与三维结构1102相同的三维图案。相同的图案与结构406和结构1102具有相同类型的3d构建块的情况对应。例如，结构406和结构1102都可以具有通过由3d结构808的第一壁区域812和第二壁区域814形成的3d构建块提供的三维图案。然而，虽然具有相同的图案，但三维结构406和三维结构1102可以具有相同或不同的三维图案关键尺寸关键尺寸(更特别地是，相同或不同的3d构建块关键尺寸)。再次参照3d结构808，具有相同的三维图案关键尺寸意味着对于三维结构406和三维结构1102二者第一壁区域812和第二壁区域814在几何上相同(在处理误差范围内)。换句话说，第一壁区域812和第二壁区域814具有完全相同的尺寸(例如，壁厚度、壁高度、壁长度、壁间间距等)。
92.在实施方式中，三维结构406和1102可以具有相同的三维图案但不同的三维图案关键尺寸。具体地，三维结构406可以具有至少一个比三维结构1102大的三维图案关键尺寸。
93.在实施方式中，至少一个较大的关键尺寸包括将三维图案的相邻元件(例如，壁或柱)分离的宽度。例如，参考3d结构808，将任何两个相邻平行壁(在第一壁区域812和第二壁区域814中)分离的宽度在三维结构406中可以比在三维结构1102中更大。
94.具有在结构406中比在结构1102中更大的这样的宽度的效果在图12中示出，图12示出了根据实施方式的示例结构1200的截面图。如图12中所示，在结构1200中，三维结构406包括连续沟槽。例如，结构1102可以是诸如结构804的多沟槽结构或诸如结构808或结构900的具有连续沟槽的结构。三维结构406的连续沟槽的宽度大于结构1102中形成的沟槽的宽度。因此，当层堆叠(一层或更多层)1202被沉积在基板402上并沉积到结构406和1102中(层堆叠1202被设计成紧密地填充结构1102)时，在结构406中保留空的空间。因此，结构406的沟槽在基板402的顶表面412的水平处保持连续。因此，在层堆叠1202中(在基板402的边缘处)出现的裂纹将仍然无法找到将基板402的顶表面412桥接超过连续沟槽的路径。
95.在实施方式中，将三维图案的相邻元件分离的宽度被制成在三维结构406中略微大于在三维结构1102中。例如，参照12，结构406的沟槽可以被设计成比结构1102的沟槽宽100纳米至200纳米，在结构1102中这些沟槽的范围从2微米至6微米。这允许两个结构406和1102具有可比较的尺寸，从而不会在进一步的工艺步骤中引起复杂化。另外，层堆叠1202的顶表面中的孔可以容易地被随后的共平面化层1204覆盖。
96.如上所述，在实施方式中，三维结构406和/或三维结构1102可以包括突出结构。在实施方式中，层堆叠可以被共形地设置在第一三维结构406和/或第二三维结构1102的突出结构上方。层堆叠可以包括多层装置，该多层装置包括以下中的一种或更多种：金属-绝缘体-半导体(mis)结构、半导体-绝缘体-半导体(sis)结构或金属-绝缘体-金属(mim)结构。在实施方式中，如上所述，突出结构的角可以被倒圆。在特定实施方式中，经倒圆的角的曲率半径被配置成比层堆叠的绝缘体层的厚度大。在另一实施方式中，经倒圆的角的曲率半径被配置成大于层堆叠的绝缘体层的厚度的两倍。
97.为了制造根据本发明的半导体结构，可以设想各种方法。在实施方式中，可以使用被设计成产生功能电路结构404的相同工艺来创建三维结构406。出于说明的目的，图13示
出了可以在示例实施方式中使用的示例过程300。在该示例中，功能电路结构404被设计成在硅晶片的指定电路区域中创建。三维结构406被设计成更靠近晶片的边缘创建，例如在晶片的排除区域中。
98.如所示出的，过程1300开始于步骤1302，步骤1302包括应用掩模图案以限定功能电路结构404和三维结构406的最终位置。然后，在步骤1304中，应用硅深蚀刻(drie)以产生对应于结构404和406的三维结构。随后，在步骤1306中，去除掩模。最后，在步骤1308中，执行至少一层的全晶片沉积。
99.另外的变型
100.尽管以上已经参照某些具体实施方式描述了本发明，但是将理解，本发明不受具体实施方式的特殊性的限制。在所附权利要求的范围内，可以在上述实施方式中做出许多变化、修改和开发。