制造包括裂纹传播引导物的半导体芯片的方法与流程

1.本公开涉及半导体技术，更具体地，涉及一种制造包括裂纹传播引导物的半导体芯片的方法。


背景技术：

2.半导体装置被集成在诸如晶圆的基板上。已进行各种尝试以在三个维度上将半导体装置集成在基板上。为了增加存储器单元的集成度，已尝试三维(3d)半导体装置。通过划切(dicing)集成有半导体装置的基板，可从基板分离包括半导体装置的多个半导体芯片。为了减少当从基板分离半导体芯片时可能对半导体芯片造成的损坏，已尝试各种类型的划切技术。例如，正在尝试使用激光的划切技术。


技术实现要素：

3.根据本公开的实施方式，提供了一种制造半导体芯片的方法。该方法包括以下步骤：通过在半导体基板的划道区域(scribe lane region)上方交替地层叠第一材料层和第二材料层来形成第一叠层(layer stack)，该半导体基板包括芯片区域和所述划道区域；形成基本上穿透第一叠层的沟槽；形成填充沟槽的第一裂纹传播引导物；通过在第一叠层和第一裂纹传播引导物上方交替地层叠第三材料层和第四材料层来形成第二叠层；形成基本上穿透第二叠层的开口；以及形成填充所述开口的第二裂纹传播引导物。
4.根据本公开的另一实施方式，提供了一种制造半导体芯片的方法。该方法包括以下步骤：通过在半导体基板上方交替地层叠第一材料层和第二材料层来形成第一叠层，该半导体基板包括芯片区域和划道区域；形成与划道区域交叠的第一沟槽和与芯片区域交叠的第二沟槽，第一沟槽和第二沟槽基本上穿透第一叠层；形成填充第一沟槽的第一裂纹传播引导物和填充第二沟槽的绝缘图案；通过在第一叠层上交替地层叠第三材料层和第四材料层来形成第二叠层；一起形成与划道区域交叠的第一开口和与芯片区域交叠的第二开口，第一开口和第二开口基本上穿透第二叠层；以及形成填充第一开口的第二裂纹传播引导物和填充第二开口的支撑物。
附图说明
5.图1是示出在根据本公开的实施方式的制造半导体芯片的方法中半导体基板的区域的布置形状的示意性平面图。
6.图2是示出在根据本公开的实施方式的制造半导体芯片的方法中形成第一叠层的步骤的示意性横截面图。
7.图3是示出在根据本公开的实施方式的制造半导体芯片的方法中第一裂纹传播引导物的布置形状的示意性平面图。
8.图4是示出在根据本公开的实施方式的制造半导体芯片的方法中形成沟槽的步骤的示意性横截面图。
9.图5是示出在根据本公开的实施方式的制造半导体芯片的方法中形成第一裂纹传播引导物和绝缘图案的步骤的示意性横截面图。
10.图6是示出在根据本公开的实施方式的制造半导体芯片的方法中形成第二叠层的步骤的示意性横截面图。
11.图7是示出在根据本公开的实施方式的制造半导体芯片的方法中形成沟道孔的步骤的示意性横截面图。
12.图8是示出在根据本公开的实施方式的制造半导体芯片的方法中形成垂直沟道结构的步骤的示意性横截面图。
13.图9是示出在根据本公开的实施方式的制造半导体芯片的方法中第二裂纹传播引导物的布置形状的示意性平面图。
14.图10是示出在根据本公开的实施方式的制造半导体芯片的方法中形成开口的步骤的示意性横截面图。
15.图11是示出在根据本公开的实施方式的制造半导体芯片的方法中形成第二裂纹传播引导物的步骤的示意性横截面图。
16.图12是示出在根据本公开的实施方式的制造半导体芯片的方法中形成狭缝的步骤的示意性横截面图。
17.图13是示出在根据本公开的实施方式的制造半导体芯片的方法中形成导电层的步骤的示意性横截面图。
18.图14是示出在根据本公开的实施方式的制造半导体芯片的方法中形成狭缝图案的步骤的示意性横截面图。
19.图15是示出在根据本公开的实施方式的制造半导体芯片的方法中形成测试图案的步骤的示意性横截面图。
20.图16是示出在根据本公开的实施方式的制造半导体芯片的方法中生成裂纹的步骤的示意性横截面图。
21.图17是示出在根据本公开的实施方式的制造半导体芯片的方法中裂纹的传播的示意性横截面图。
22.图18是示出在根据本公开的实施方式的制造半导体芯片的方法中划切半导体基板的步骤的示意性横截面图。
23.图19是示出通过根据本公开的实施方式的制造半导体芯片的方法划切的半导体芯片的示意性横截面图。
24.图20是示出采用包括根据本公开的实施方式的封装的存储卡的电子系统的框图。
25.图21是示出包括根据本公开的实施方式的封装的电子系统的框图。
具体实施方式
26.本文所使用的术语可对应于考虑其在所呈现的实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。
27.将理解，尽管本文中可使用术语“第一”和“第二”、“侧”、“顶”和“底或下”来描述各
种装置，但这些装置不应受这些术语限制。这些术语仅用于将一个装置与另一装置相区分，而非用于指示装置的特定顺序或数量。
28.半导体装置可包括半导体基板或层叠有多个半导体基板的结构。半导体装置可指示封装了层叠有半导体基板的结构的半导体封装结构。半导体基板可指示集成有电子组件和装置的半导体晶圆、半导体管芯或半导体芯片。半导体芯片可指示集成有诸如动态随机存取存储器(dram)电路、静态随机存取存储器(sram)电路、nand型闪存电路、nor型闪存电路、磁性随机存取存储器(mram)电路、电阻随机存取存储器(reram)电路、铁电随机存取存储器(feram)电路或相变随机存取存储器(pcram)的存储器集成电路的存储器芯片、在半导体基板中集成逻辑电路的逻辑管芯或asic芯片、或者诸如应用处理器(ap)、图形处理单元(gpu)、中央处理单元(cpu)或系统芯片(soc)的处理器。半导体装置可用在诸如移动电话的信息通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。半导体封装可适用于物联网(iot)。
29.贯穿说明书，相同的标号表示相同的装置。即使标号可能未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号可能未在一幅图中示出，其也可在另一幅图中示出。
30.图1至图19是示出根据本公开的实施方式的制造半导体芯片的方法的示图。图1是示出根据实施方式的半导体基板100的区域101和104的布置形状的示意性平面图。
31.参照图1，制造半导体芯片的方法可包括切割或划切半导体基板100以将半导体基板100分成单独的半导体芯片的工艺。存储器装置或半导体装置可被集成在半导体基板100中或半导体基板100上。半导体基板100可包括芯片区域101和划道区域104。划道区域104可位于芯片区域101之间并且可以是围绕芯片区域101的区域。芯片区域101可以是集成或设置有半导体装置的区域。芯片区域101可以是要分离成单独的半导体芯片的区域。划道区域104可以是要切割或划切的区域。划道区域104可按照在x-y平面上沿x轴方向延伸的一些部分与沿y轴方向延伸的其它部分彼此交叉的形状设置。
32.从半导体基板100分离具有芯片区域101的半导体芯片的工艺可包括晶圆划切工艺。晶圆划切工艺可通过利用激光切割划道区域104的一部分来执行。例如，在分离半导体芯片的工艺中可使用隐形划切工艺。通过利用激光照射半导体基板100的与划道区域104对应的部分，可在半导体基板100中生成初始裂纹。所生成的裂纹可生长或传播以划切半导体基板100以分离半导体芯片。
33.图2是示出根据本公开的实施方式的形成第一叠层210的步骤的示意性横截面图。图2的芯片区域101可被呈现为沿着图1的切割线y1-y2的横截面区域。图2的划道区域104可以是包括x轴横截面区域104x和y轴横截面区域104y的区域。x轴横截面区域104x可表示沿着图1的切割线x1-x2的横截面形状。y轴横截面区域104y可表示沿着图1的切割线y3-y4的横截面形状。
34.参照图2，第一叠层210可形成在半导体基板100的划道区域104上。第一叠层210可形成在芯片区域101和划道区域104上。半导体基板100可包括芯片区域101和划道区域104。划道区域104可以是围绕芯片区域101的区域。诸如晶体管的有源元件可形成在半导体基板100的芯片区域101上。存储器单元、电连接到存储器单元的导电触点以及金属引线可形成在半导体基板100的芯片区域101上。存储器单元可构成诸如三维(3d)nand存储器装置或3d
非易失性存储器装置的半导体装置。
35.可通过交替地且重复地层叠第一材料层211和第二材料层212来形成第一叠层210。第一材料层211或第二材料层212可在多个阶段中层叠。例如，第一材料层211或第二材料层212可层叠8层。第一材料层211和第二材料层212可由不同的绝缘材料形成。各个第一材料层211可由氧化硅(sio2)形成，各个第二材料层212可由氮化硅(si3n4)形成。第一材料层211可沉积在半导体基板100上，第二材料层212可沉积在第一材料层211上。可通过重复地沉积第一材料层211和第二材料层212来形成第一叠层210。
36.图3是示出根据本公开的实施方式的半导体基板100上方的第一裂纹传播引导物341的布置形状的示意性平面图。图4是示出根据本公开的实施方式的在第一叠层210中形成第一沟槽340和第二沟槽310的步骤的示意性横截面图。
37.参照图3和图4，第一沟槽340和第二沟槽310可形成为基本上穿透第一叠层210。可通过选择性地蚀刻和去除第一叠层210的部分来形成第一沟槽340和第二沟槽310。当第二沟槽310形成在芯片区域101上方时，第一沟槽340可形成在划道区域104上方。第一沟槽340可在与半导体基板100的划道区域104交叠的同时定位。第二沟槽310可在与半导体基板100的芯片区域101交叠的同时定位。
38.如图3所示，各个第二沟槽310可具有横跨半导体基板100的芯片区域101延伸的线图案的形状。各个第二沟槽310可形成为在x-y平面上沿x轴方向延伸的形状。各个第一沟槽340可形成为与第二沟槽310基本上相同在x轴方向上长长延伸的线图案的形状。不同数量的第一沟槽340可形成在划道区域104上方。第一沟槽340可被设置为彼此平行延伸。第一沟槽340可被设置为在与第一沟槽340延伸的方向垂直的y轴方向上彼此间隔开。
39.图5是示出根据本公开的实施方式的在第一叠层210中形成第一裂纹传播引导物341和绝缘图案311的步骤的示意性横截面图。
40.参照图3和图5，可形成绝缘材料层以填充第一叠层210的第一沟槽340和第二沟槽310。因此，可形成第一裂纹传播引导物341以填充第一沟槽340。当形成第一裂纹传播引导物341时，填充第二沟槽310的绝缘图案311可一起形成。绝缘图案311和第一裂纹传播引导物341可由基本上相同的绝缘材料形成。绝缘图案311和第一裂纹传播引导物341可由氧化硅形成。
41.绝缘图案311可将第一叠层210的与芯片区域101交叠的部分分成多个部分。多个第一裂纹传播引导物341可并排设置在划道区域104上方。各个第一裂纹传播引导物341可形成为横跨划道区域104延伸的线图案的形状。
42.图6是示出根据本公开的实施方式的形成第二叠层250的步骤的示意性横截面图。
43.参照图6，可在第一叠层210上形成第二叠层250。第二叠层250可形成为覆盖第一裂纹传播引导物341和第一叠层210。第二叠层250可形成为覆盖芯片区域101上方的绝缘图案311。可通过交替地且重复地层叠第三材料层251和第四材料层252来形成第二叠层250。第三材料层251或第四材料层252可分几十个阶段层叠。第三材料层251或第四材料层252可分几百个阶段层叠。第三材料层251可包括与第一材料层211基本上相同的绝缘材料，第四材料层252可包括与第二材料层212基本上相同的绝缘材料。第三材料层251可包括氧化硅(sio2)，第四材料层252可包括氮化硅(si3n4)。
44.图7是示出根据本公开的实施方式的在第一叠层210和第二叠层250中形成沟道孔
400的步骤的示意性横截面图。
45.参照图7，可形成基本上垂直地穿透第一叠层210和第二叠层250的一些部分的沟道孔400。沟道孔400可被定位为与半导体基板100的芯片区域101交叠。沟道孔400可基本上垂直地穿透第一材料层211、第二材料层212、第三材料层251和第四材料层252。可通过选择性地蚀刻和去除第一材料层211、第二材料层212、第三材料层251和第四材料层252的一些部分来形成沟道孔400。
46.尽管在图7中将沟道孔400描绘为形成为穿透第二叠层250和第一叠层210二者，但各个沟道孔400可被分为下沟道孔(未示出)和上沟道孔(未示出)。例如，可首先在第一叠层210上形成第二叠层250的仅一些下层，并且可穿过第二叠层250的一些下层形成下沟道孔。在形成填充下沟道孔的牺牲层(未示出)之后，可在第二叠层250的下层上形成第二叠层250的其它上层，并且可形成与下沟道孔交叠的上沟道孔，从而形成下沟道孔和上沟道孔彼此连接的沟道孔400。
47.图8是示出根据本公开的实施方式的形成垂直沟道结构450的步骤的示意性横截面图。
48.参照图8，可在各个沟道孔400的侧壁上依次形成存储器层451、沟道层452和填料453。存储器层451可以是捕获电荷以存储数据的层。存储器层451可包括电荷隧穿的隧道层、捕获电荷的电荷捕获层以及阻挡电荷转移的电荷阻挡层。隧道层可位于电荷捕获层和沟道层452之间。隧道层可包括氧化硅。电荷捕获层可包括氮化硅。电荷阻挡层可包括氧化硅。存储器层451可包括氧化硅-氮化硅-氧化硅的多层结构。存储器层451可形成为能够存储数据的层，例如相变材料层、纳米点层或铁电材料层。
49.沟道层452可包括半导体材料(包括硅(si))。与填料453相比，沟道层452和存储器层451中的每一个可形成为薄膜。沟道层452和存储器层451可能没有完全填充沟道孔400。填料453可形成为基本上填充沟道孔400的沟道层452和存储器层451未填充的其余部分的层。填料453可包括诸如氧化硅的绝缘材料。
50.图9是示出根据本公开的实施方式的半导体基板100上方的第二裂纹传播引导物641的布置形状的示意性平面图。图10是示出根据本公开的实施方式的在第二叠层250中形成第一开口604和第二开口601的步骤的示意性横截面图。
51.参照图9和图10，第一开口604和第二开口601可形成为基本上穿透第二叠层250。第一绝缘层600可形成在第二叠层250上，并且第一绝缘层600的一些部分和第二叠层250的一些部分可被选择性地蚀刻或去除以形成第一开口604和第二开口601。第一开口604可在与半导体基板100的划道区域104交叠的同时形成。第二开口601可在与半导体基板100的芯片区域101交叠的同时形成。在形成第二开口601的工艺中，第一开口604可一起形成。第二开口601和第一开口604中的每一个可形成为穿透第二叠层250的通孔的形状。
52.第二开口601可形成为与绝缘图案311的一些部分交叠。各个第二开口601可形成为与各个绝缘图案311的端部交叠。各个第二开口601可形成为暴露各个绝缘图案311的端部的一部分。各个第一开口604可形成为与各个第一裂纹传播引导物341的一部分交叠。各个第一开口604可形成为暴露各个第一裂纹传播引导物341的一部分。多个第一开口604可形成为与第一裂纹传播引导物341交叠。
53.图11是示出根据本公开的实施方式的形成第二裂纹传播引导物641的步骤的示意
性横截面图。
54.参照图9和图11，可形成填充第一开口604的第二裂纹传播引导物641。填充第二开口601的支撑物611可与第二裂纹传播引导物641一起形成。可利用绝缘材料填充第一开口604和第二开口601以形成由绝缘材料制成的第二裂纹传播引导物641和支撑物611。第二裂纹传播引导物641和支撑物611可由基本上相同的绝缘材料形成。第二裂纹传播引导物641和支撑物611可包括氧化硅。多个第二裂纹传播引导物641可与第一裂纹传播引导物341交叠。支撑物611可与绝缘图案311的部分交叠。
55.图12是示出根据本公开的实施方式的形成狭缝500的步骤的示意性横截面图。
56.参照图12，狭缝500可形成为基本上垂直地穿透第一绝缘层600、第二叠层250和第一叠层210。狭缝500可形成为在与绝缘图案311延伸的方向基本上相同的方向上延伸的形状。狭缝500可形成为将第一叠层210和第二叠层250分成具有多个垂直沟道结构450的块。狭缝500可形成为位于垂直沟道结构450之间。
57.图13是示出根据本公开的实施方式的形成导电层230的步骤的示意性横截面图。
58.参照图12和图13，可利用导电层230替换第一叠层210的第二材料层212的一些部分和第二叠层250的第四材料层252的一些部分。第二材料层212的位于半导体基板100的芯片区域101上方的一些部分可由导电层230替换。第四材料层252的位于芯片区域101上方的一些部分可由导电层230替换。第二材料层212的位于半导体基板100的划道区域104上方的其它部分可维持为第二材料层212。第四材料层252的位于半导体基板100的划道区域104上方的其它部分可维持为第四材料层252。
59.随着狭缝500形成，第一叠层210的第二材料层212的侧表面可暴露于狭缝500的侧表面。第二叠层250的第四材料层252的侧表面可暴露于狭缝500的侧表面。可通过狭缝500选择性地蚀刻和去除位于芯片区域101上方的第二材料层212的部分和第四材料层252的部分。狭缝500可用作去除第二材料层212的部分和第四材料层252的部分的通道。由于绝缘图案311和支撑物611，位于第二材料层212的部分和第四材料层252的部分被去除的空间中的第一材料层211的部分和第三材料层251的部分可维持而不会坍塌。垂直沟道结构450可与支撑物611和绝缘图案311一起支撑和维持第一材料层211的部分和第三材料层251的部分。
60.位于划道区域104上方的第二材料层212的部分和第四材料层252的部分可维持而不会被蚀刻。可形成分离划道区域104和芯片区域101的绝缘层(未示出)，以使得位于划道区域104上方的第二材料层212的部分和第四材料层252的部分被维持。
61.可形成导电层230以填充第二材料层212和第四材料层252被去除的部分。导电层230可形成为字线。可通过狭缝500沉积导电材料，以使得可利用导电材料填充第二材料层212和第四材料层252被去除的空间。导电层230可包括诸如钨(w)的金属材料。
62.包括垂直沟道结构450的存储器层451和沟道层452以及导电层230的结构可构成存储器单元结构。存储器单元结构可在半导体基板100上方形成垂直重复的结构或串结构。导电层230可用作沟道层452的栅电极。导电层230可用作用于存储器单元结构的字线。位于第一叠层210中的导电层230可用作源极选择线ssl。第二叠层250中的一些导电层230可用作漏极选择线dsl。
63.此外，外围电路部分(未示出)可设置在半导体基板100和第一叠层210之间。外围电路部分可包括控制形成在半导体基板100上方的存储器单元的外围电路。外围电路部分
可按照位于单元下方的单元下外围(puc)结构形成。
64.图14是示出根据本公开的实施方式的形成狭缝图案501的步骤的示意性横截面图。
65.参照图14，可形成狭缝图案501以填充狭缝500。狭缝图案501可由诸如氧化硅的绝缘材料形成。
66.图15是示出根据本公开的实施方式的形成测试图案721的步骤的示意性横截面图。
67.参照图15，可形成覆盖第一绝缘层600、狭缝图案501和支撑物611的第二绝缘层710。可执行在第二绝缘层710上形成布线结构的工艺。可通过在第二绝缘层710上沉积导电层并对导电层进行构图来形成导电图案720和测试图案721。各个导电图案720可按多层布线结构形成。导电图案720可位于半导体基板100的芯片区域101上方。
68.一些导电图案720可通过导电触点电连接到垂直沟道结构450的沟道层452。导电图案720的其它部分可通过其它导电触点电连接到导电层230。
69.测试图案721可位于半导体基板100的划道区域104上方。测试图案721可形成为探测焊盘以用于对形成在半导体基板100上方的存储器单元进行电测试。测试图案721可被定位为与第二裂纹传播引导物641中的一些交叠。
70.可形成覆盖导电图案720和测试图案721的钝化层730。钝化层730可形成为暴露导电图案720和测试图案721的一些部分。
71.图16是示出根据本公开的实施方式的生成裂纹810的步骤的示意性横截面图。
72.参照图16，激光820可聚焦以照射划道区域104的半导体基板100的一些部分以生成初始裂纹810。半导体基板100的激光照射部分可被激光820改性，并且可通过由改性导致的应力在半导体基板100的激光照射部分中生成裂纹810。
73.激光820可照射半导体基板100的部分以使得可沿着划道区域104以规则的间隔生成多个裂纹810。通过激光820生成裂纹810的工艺可通过称为隐形划切工艺的晶圆划切工艺来执行。可在与第一裂纹传播引导物341交叠的位置处生成裂纹810。可在与第二裂纹传播引导物641中的一些交叠的位置处生成裂纹810。
74.图17是示出根据本公开的实施方式的裂纹810的传播的示意性横截面图。
75.参照图17，裂纹810可在基本上垂直于半导体基板100的方向上生长或传播。裂纹810可通过使半导体基板100在两个横向方向上扩张来在基本上垂直于半导体基板100的方向上生长或传播。
76.可基于第一裂纹传播引导物341和第二裂纹传播引导物641引导裂纹810优先在第一裂纹传播方向pd1上生长或传播。第一裂纹传播引导物341和第二裂纹传播引导物641可引导裂纹810在基本上垂直于半导体基板100的第一裂纹传播方向pd1上前进。基于第一裂纹传播引导物341和第二裂纹传播引导物641，裂纹810可在基本上垂直的方向上传播通过第一裂纹传播引导物341和第二裂纹传播引导物641。
77.第一叠层210的第一材料层211和第二材料层212之间的界面可充当阻止裂纹810在垂直方向上传播的因素。第二叠层250的第三材料层251和第四材料层252之间的界面可充当阻止裂纹810在垂直方向上传播的因素。因此，裂纹810可被阻挡在第一叠层210的第一材料层211和第二材料层212之间的界面处以及第二叠层250的第三材料层251和第四材料
层252之间的界面处，并且可能不利地沿着那些界面在水平方向上前进或传播。
78.然而，由于第一裂纹传播引导物341和第二裂纹传播引导物641垂直穿透第一叠层210和第二叠层250，所以第一裂纹传播引导物341和第二裂纹传播引导物641可提供裂纹810可优先通过其传播的垂直路径。因此，裂纹810可优先通过第一裂纹传播引导物341和第二裂纹传播引导物641垂直传播，而非沿着第一叠层210的第一材料层211与第二材料层212之间的界面以及第二叠层250的第三材料层251与第四材料层252之间的界面前进。因此，可有效地防止或减少裂纹810无法分割第一叠层210和第二叠层250的缺陷。
79.图18是示出根据本公开的实施方式的划切半导体基板100的步骤的示意性横截面图。图19是示出根据本公开的实施方式的与半导体基板100分离的半导体芯片100c的示意性横截面图。
80.参照图17和图18，裂纹810也可在作为水平方向的第二裂纹传播方向(图17中的pd2)上前进，以便连接到其它邻近裂纹810。如所示，裂纹810可在半导体基板100的划道区域104中在垂直方向和水平方向上传播，并且可划切半导体基板100。因此，如图19所示的半导体芯片100c可与半导体基板100分离。
81.图20是示出包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800可包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的半导体封装中的至少一个。
82.存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求读出所存储的数据或者存储数据。
83.图21是示出包括根据实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
84.在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的至少一个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
85.存储器8713可包括诸如dram的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(ssd)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
86.电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
87.电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(pda)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
88.如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用cdma(码分多址)、gsm(全球移动通信系统)、nadc(北美数字蜂窝)、e-tdma(增强时分多址)、wcdma(宽带码分多址)、cdma2000、lte(长期演进)或wibro(无线宽带互联网)的技术的通信系统中。
89.结合如上所述的一些实施方式公开了本发明构思。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，本说明书中公开的实施方式不应从限制性角度而是应从例示性角度理解。本发明构思的范围不限于以上描述，而是由所附权利要求限定，等同范围内的所有不同特征应该被解释为被包括在本发明构思中。
90.相关申请的交叉引用
91.本技术要求2021年5月3日提交的韩国申请no.10-2021-0057547的优先权，其整体通过引用并入本文。