半导体存储器装置及制造其的方法与流程

半导体存储器装置及制造其的方法
1.相关申请的交叉引用
2.本技术要求于2021年1月13日在韩国知识产权局提交的韩国专利申请no.10-2021-0004360的优先权，并且其内容以引用方式全文并入本文中。
技术领域
3.一些示例实施例涉及一种半导体存储器装置和一种制造其的方法。更具体地说，一些示例实施例涉及一种包括竖直沟道晶体管(vct)的半导体存储器装置和/或制造其的方法。


背景技术：

4.为了满足消费者对卓越性能和/或低廉价格的需求，需要增加半导体存储器装置的集成密度。在半导体存储器装置中，由于半导体存储器装置的集成密度是决定产品价格的重要因素，因此提高的集成密度是特别需要的。
5.在二维或平面半导体存储装置的情况下，集成密度主要由单位存储器单元所占据的面积决定，因此，精细图案形成技术的水平对集成密度有很大影响。然而，由于利用高价设备来实现图案的小型化，二维半导体存储器装置的集成密度已经增加，但仍然受到限制。因此，提出了包括竖直沟道晶体管的半导体存储器装置，其中沟道在竖直方向上延伸。


技术实现要素：

6.一些示例实施例提供了一种通过改善界面特性同时减少泄漏电流而具有改进性能的半导体存储器装置。
7.一些示例实施例还提供了一种制造具有改进性能的半导体存储器装置的方法。
8.然而，示例实施例的方面不限于本文阐述的这些。对于示例实施例所属领域的普通技术人员之一，通过参照下面给出的本公开的详细描述，示例实施例的以上和其它方面将变得更加显而易见。
9.根据一些示例实施例，提供了一种半导体存储器装置，半导体存储器装置包括：导线，其位于衬底上并且在第一方向上延伸；第一层间绝缘层，其位于衬底上，第一层间绝缘层暴露出导线的至少一部分，并且限定在与第一方向交叉的第二方向上延伸的沟道槽；沟道层，其沿着沟道槽的底表面和沟道槽的侧表面延伸；第一栅电极和第二栅电极，第一栅电极和第二栅电极在第一方向上彼此间隔开并且在第二方向上延伸，第一栅电极和第二栅电极位于沟道槽中；第一栅极绝缘层，其位于沟道层与第一栅电极之间；以及第二栅极绝缘层，其位于沟道层与第二栅电极之间。沟道层包括顺序地堆叠在导线上的第一氧化物半导体层和第二氧化物半导体层，并且第一氧化物半导体层的结晶度大于第二氧化物半导体层的结晶度。
10.根据一些示例实施例，提供了一种半导体存储器装置，半导体存储器装置包括：导线，其位于衬底上，并且在第一方向上延伸；第一层间绝缘层，其位于衬底上，第一层间绝缘
层暴露出导线的至少一部分并且包括在与第一方向交叉的第二方向上延伸的沟道槽；沟道层，其沿着沟道槽的底表面并且沿着沟道槽的侧表面延伸；第一栅电极，其位于沟道槽中，第一栅电极在第二方向上延伸；以及第一栅极绝缘层，其位于沟道层与第一栅电极之间。沟道层包括顺序地堆叠在导线上的第一氧化物半导体层和第二氧化物半导体层，第一氧化物半导体层的结晶度大于第二氧化物半导体层的结晶度，第一栅极绝缘层包括顺序地堆叠在沟道层上的第一电介质层和第二电介质层，并且第二电介质层的介电常数大于第一电介质层的介电常数。
11.根据一些示例实施例，提供了一种半导体存储器装置，该半导体存储器装置包括：位线，其位于衬底上并且在第一方向上延伸；第一层间绝缘层，其位于衬底上的，第一层间绝缘层暴露出位线的至少一部分并且包括在与第一方向交叉的第二方向上延伸的沟道槽；沟道层，其沿着沟道槽的底表面并且沿着沟道槽的侧表面延伸；第一字线和第二字线，第一字线和第二字线在第一方向上彼此间隔开，并且在第二方向上延伸，第一字线和第二字线位于沟道槽中；第一栅极绝缘层，其位于沟道层与第一字线之间；第二栅极绝缘层，其位于沟道层与第二字线之间；第一电容器结构，其位于第一层间绝缘层上，并且连接至沟道层的邻近于第一字线的一端；以及第二电容器结构，其位于第一层间绝缘层上，并且连接至沟道层的邻近于第二字线的另一端。沟道层包括顺序地堆叠在位线上的第一氧化物半导体层和第二氧化物半导体层，并且第一氧化物半导体层的结晶度大于第二氧化物半导体层的结晶度。
12.根据一些示例实施例，提供了一种半导体存储器装置，该半导体存储器装置包括：导线，其位于衬底上，并且在第一方向上延伸；第一层间绝缘层，其位于衬底上，并且暴露出导线的至少一部分并且限定在第二方向上延伸的沟道槽，第二方向与第一方向交叉；沟道层，其沿着沟道槽的底表面并且沿着沟道槽的侧表面延伸，沟道层包括氧化物半导体；第一栅电极和第二栅电极，其在第一方向上彼此间隔开，并且分别在第二方向上延伸，第一栅电极和第二栅电极位于沟道槽中；第一栅极绝缘层，其位于沟道层与第一栅电极之间；以及第二栅极绝缘层，其位于沟道层和第二栅电极之间。第一栅极绝缘层和第二栅极绝缘层中的每一个包括顺序地堆叠在沟道层上的第一电介质层和第二电介质层，第二电介质层的介电常数大于第一电介质层的介电常数。
13.根据一些示例实施例，提供了一种制造半导体存储器装置的方法，包括：在在第一方向上延伸的衬底上形成导线；在衬底上形成第一层间绝缘层，第一层间绝缘层暴露出导线的至少一部分并且限定在与第一方向交叉的第二方向上延伸的沟道槽；形成沿着沟道槽的底表面并且沿着沟道槽的侧表面延伸的沟道层；在沟道层上形成初始栅极绝缘层，初始栅极绝缘层沿着沟道层延伸；在初始栅极绝缘层上形成初始栅电极层，初始栅电极层沿着初始栅极绝缘层延伸；以及切割初始栅电极层，以形成在第一方向上彼此间隔开的第一栅电极和第二栅电极。沟道层的形成包括：在导线上顺序地堆叠第一氧化物半导体层和第二氧化物半导体层，并且第一氧化物半导体层的结晶度大于第二氧化物半导体层的结晶度。
附图说明
14.通过参照附图详细描述本发明的示例实施例，示例实施例的以上和其它方面和/或特征将变得更加清楚，其中：
15.图1是示出根据一些示例实施例的半导体存储器装置的布局图。
16.图2是沿着图1的线a-a和b-b截取的剖视图。
17.图3是示出图2的区域r1的放大图。
18.图4是沿着图1的线c-c和d-d截取的剖视图。
19.图5和图6是示出根据一些示例实施例的半导体存储器装置的剖视图。
20.图7是示出根据一些示例实施例的半导体存储器装置的剖视图。
21.图8是示出根据一些示例实施例的半导体存储器装置的剖视图。
22.图9a和图9b是图8的区r2的各种放大图。
23.图10是示出根据一些示例实施例的半导体存储器装置的剖视图。
24.图11至图31是示出根据一些示例实施例的用于解释用于制造半导体存储器装置的方法的中间步骤的示图。
25.图32是示出根据一些示例实施例的用于解释用于制造半导体存储器装置的方法的中间步骤的示图。
26.图33和图34是示出根据一些示例实施例的用于解释用于制造半导体存储器装置的方法的中间步骤的示图。
具体实施方式
27.下文中，将参照图1至图10描述根据示例实施例的半导体存储器装置。
28.图1是示出根据一些示例实施例的半导体存储器装置的布局图。图2是沿着图1的线a-a和b-b截取的剖视图。图3是示出图2的区域r1的放大图。图4是沿着图1的线c-c和d-d截取的剖视图。
29.参照图1至图4，根据一些示例实施例的半导体存储器装置包括衬底100、导线120、第一层间绝缘层112、沟道层130、栅电极150a和150b、栅极绝缘层140a和140b、填充绝缘层114、着陆焊盘160a和160b和电容器结构170a和170b。
30.衬底100可具有其中堆叠有基底衬底和异质或同质外延层的结构，但是示例实施例不限于此。衬底100可为或可包括硅衬底、砷化镓衬底、硅锗衬底或者绝缘体上硅(soi)衬底。例如，下文中，假设衬底100是硅衬底。衬底可为单晶和/或可轻度掺有杂质；然而，示例实施例不限于此。
31.导线120可形成在衬底100上或直接形成在衬底100上。例如，下绝缘层110可形成在衬底100上，导线120可以设置在下绝缘层110上。导线120可在第一方向x上为细长的/可在第一方向x上延伸。多条导线120中的每一条可在第一方向x上延伸，并且可在与第一方向x交叉的第二方向y上以等距离间隔开。下绝缘层110可形成为填充导线120之间的空间。在一些示例实施例中，下绝缘层110的顶表面可与导线120的顶表面设置在同一水平处。例如，下绝缘层110可与导线120齐平。导线120可用作根据一些示例实施例的半导体存储器装置的位线或列线。
32.导线120可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或者它们的组合。例如，导线120可包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或者它们的组合，但不限于此。可替换地或除此之外，导线120可包括二维(2d)半导体
材料。例如，2d半导体材料可包括石墨烯、碳纳米管或者它们的组合。导线120可包括单层或多层的上述导电材料。
33.第一层间绝缘层112可形成在衬底100上或直接形成在衬底100上。例如，第一层间绝缘层112可以设置在下绝缘层110的顶表面上。第一层间绝缘层112可包括或者可以限定第一沟道槽112t1和第二沟道槽112t2。第一沟道槽112t1和第二沟道槽112t2可以在第二方向y上交替地布置。第一沟道槽112t1和第二沟道槽112t2彼此连接。彼此连接的第一沟道槽112t1和第二沟道槽112t2可在第二方向上延伸，或者在第二方向y上为细长的。
34.多个第一沟道槽112t1中的每一个可在第二方向y上延伸，并且可以在第一方向x上等间隔间隔开。第一沟道槽112t1可暴露出导线120的一部分。例如，第一沟道槽112t1的底表面可暴露出导线120的顶表面的一部分。在一些示例实施例中，第一层间绝缘层112中的每一个可在第二方向y上延伸，并且可以形成通过第一沟道槽112t1和第二沟道槽112t2彼此间隔开的多个绝缘图案。彼此连接的第一沟道槽112t1和第二沟道槽112t2可以设置在在第一方向x上彼此邻近的绝缘图案之间。
35.第一层间绝缘层112的由第二沟道槽112t2限定的侧表面可以比第一层间绝缘层112的由第一沟道槽112t1限定的侧表面在第一方向x上突出地更多。因此，第一层间绝缘层112的由第一沟道槽112t1限定的宽度w11可以大于第一层间绝缘层112的由第二沟道槽112t2限定的宽度w12。这可能是由于用于形成将在稍后描述的分离沟槽130t的蚀刻工艺的特性造成的。然而，这仅是示例，第一层间绝缘层112的由第一沟道槽112t1限定的宽度w11可以等于或小于由第一层间绝缘层112的第二沟道槽112t2限定的宽度w12。
36.例如，第一层间绝缘层112可包括氧化硅、氧氮化硅，氮化硅和具有比氧化硅的介电常数低的介电常数的低k材料中的至少一个，但不限于此。例如，低k材料可包括可流动氧化物(fox)、托宁硅腈(tosz)、未掺杂的硅酸盐玻璃(usg)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、等离子体增强正硅酸乙酯(peteos)、氟硅酸盐玻璃(fsg)、掺碳氧化硅(cdo)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(osg)、帕利灵、双苯并环丁烯(bcb)、silk、聚酰亚胺、多孔聚合物材料及它们的组合中的至少一种，但示例实施例不限于此。
37.沟道层130可以形成在第一层间绝缘层112中。沟道层130可以沿着第一沟道槽112t1的轮廓延伸。例如，沟道层130可以沿着第一沟道槽112t1的底表面和侧表面保形地延伸。例如，在横断第二方向y的剖面中，沟道层130可以具有“u”形。多个沟道层130可以通过由第一层间绝缘层112形成的绝缘图案彼此间隔开，并且可以沿着第一方向x排列。由于第一沟道槽112t1可以暴露出导线120，因此沟道层130可以连接至导线120。例如，沟道层130的沿着第一沟道槽112t1的底表面延伸的部分可以接触或者直接接触导线120的顶表面。
38.分离沟槽130t可以被限定在在第二方向y上邻近的沟道层130之间。分离沟槽130t可在第一方向x上延伸，并且可以切割第一沟道槽112t1中的在第二方向y上延伸的沟道层130。因此，多个沟道层130可以在第一方向x和第二方向y上彼此间隔开，并且可以按照矩阵形式(例如，按照矩形阵列形式)布置。
39.在根据一些示例实施例的半导体存储器装置中，沟道层130可包括沿着竖直方向(例如，与第一方向x和第二方向y交叉的第三方向z)排列的第一源极/漏极区和第二源极/漏极区。例如，沟道层130的下部可用作第一源极/漏极区，并且可以连接至导线120，沟道层
130的上部可用作第二源极/漏极区，并且可以连接至着陆焊盘160a或160b，并且沟道层130的第一源极/漏极区和第二源极/漏极区之间的部分可用作沟道区，并且可以由栅电极150a或者150b控制。
40.在一些示例实施例中，沟道层130可包括氧化物半导体材料。例如，氧化物半导体材料可包括氧化铟镓锌(in
x
gayznzo，igzo)、氧化铟镓硅(in
x
gaysizo，igso)、氧化铟锡锌(in
x
snyznzo，itzo)、氧化铟镓锡(in
x
gaysnzo，igto)、氧化铟锌(in
x
znyo，izo)、氧化锌(zn
x
o，zno)、氧化锌锡(zn
x
snyo，zto)、氮氧化锌(zn
x
oyn，znon)、氧化锆锌锡(zr
x
znysnzo，zzto)、氧化锡(sn
x
o，sno)、氧化铪铟锌(hf
x
inyznzo，hizo)、氧化镓锌锡(ga
x
znysnzo，gzto)、氧化铝锌锡(al
x
znysnzo，azto)、氧化钇镓锌(yb
x
gayznzo，ygzo)、氧化铟镓(in
x
gayo，igo)或者它们的组合。可替换地或除此之外，沟道层130可包括2d半导体材料。例如，2d半导体材料可包括石墨烯、碳纳米管或者它们的组合。沟道层130可包括单层或多层的上述氧化物半导体材料。
41.在一些示例实施例中，沟道层130可以具有大于硅(si)的带隙能量的带隙能量。例如，沟道层130可以具有约1.5ev至5.6ev的带隙能量。在一些示例实施例中，沟道层130可以具有约2.0ev至4.0ev的带隙能量。例如，沟道层130可为多晶和/或非晶或可具有多晶和/或非晶相，但是示例实施例不限于此。作为另一示例，沟道层130可为单晶。沟道层130可掺有诸如硼、碳、磷或砷中的至少一个的杂质；然而，示例实施例不限于此。可替换地，沟道层130可为未掺杂的。
42.在一些示例实施例中，沟道层130可包括顺序地堆叠在导线120上的第一氧化物半导体层132和第二氧化物半导体层134。例如，第一氧化物半导体层132可以沿着第一沟道槽112t1的底表面和侧表面保形地延伸或沿着第一沟道槽112t1的底表面和侧表面直接延伸。第一氧化物半导体层132的沿着第一沟道槽112t1的底表面延伸的部分可接触或直接接触导线120的顶表面。第二氧化物半导体层134可形成在第一氧化物半导体层132上。第二氧化物半导体层134可以沿着第一氧化物半导体层132保形地延伸。
43.虽然仅示出了第一氧化物半导体层132的厚度th11和第二氧化物半导体层134的厚度th12相同，但这仅是示例。与示出的示例不同，第一氧化物半导体层132的厚度th11可以小于或大于第二氧化物半导体层134的厚度th12。
44.第一氧化物半导体层132和第二氧化物半导体层134中的每一个可包括氧化物半导体材料。在一些示例实施例中，第一氧化物半导体层132和第二氧化物半导体层134中的每一个可包括包括铟(in)的氧化物半导体材料。例如，第一氧化物半导体层132和第二氧化物半导体层134中的每一个可包括igzo、igso、itzo、igto、izo、hizo、igo和它们的组合中的至少一种。
45.在一些示例实施例中，第一氧化物半导体层132可以比第二氧化物半导体层134具有更大的结晶度。这里，结晶度指晶体部分的质量(或体积)与包括晶体部分的材料总质量(或体积)的比率。例如，形成在第一氧化物半导体层132中的晶体部分的比率可以大于形成在第二氧化物半导体层134中的晶体部分的比率。例如，第一氧化物半导体层132可包括结晶的或半结晶的氧化物半导体材料，第二氧化物半导体层134可包括非晶氧化物半导体材料。例如，第一氧化物半导体层132可包括尖晶石igzo和c轴取向晶体igzo(caac igzo)中的至少一种。例如，第二氧化物半导体层134可包括非晶igzo、非晶ito和非晶igto中的至少一种。结晶度可以通过合适的分析技术测量，诸如(但不限于)透射电子显微镜(tem)微克图像
和/或x射线衍射(xrd)技术；然而，示例实施例不限于此。
46.栅电极150a和150b可以形成在第一沟道槽112t1和第二沟道槽112t2中。栅电极150a和150b中的每一个可在第二方向y上为细长的并在第二方向y上延伸，以与导线120交叉。在一些示例实施例中，栅电极150a和150b可包括在第一方向x上彼此间隔开的第一栅电极150a和第二栅电极150b。第一栅电极150a和第二栅电极150b可以在第一沟道槽112t1和第二沟道槽112t2中彼此面对。例如，第一沟道槽112t1可包括在第一方向x上面对的第一侧表面和第二侧表面。第一栅电极150a可以沿着第一沟道槽112t1的第一侧表面延伸，第二栅电极150b可以沿着第一沟道槽112t1的第二侧表面延伸。在这种情况下，可实施每沟道层130两个晶体管结构。第一栅电极150a可用作根据一些示例实施例的半导体存储器装置的第一字线或行线，第二栅电极150b可用作根据一些示例实施例的半导体存储器装置的第二字线。
47.栅电极150a和150b中的每一个可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或者它们的组合。例如，栅电极150a和150b中的每一个可包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或者它们的组合，但是示例实施例不限于此。
48.栅极绝缘层140a和140b可以介于沟道层130与栅电极150a和150b之间。例如，栅极绝缘层140a和140b可以沿着沟道层130保形地延伸。可替换地或除此之外，栅极绝缘层140a和140b可以沿着栅电极150a和150b的底表面和侧表面延伸。例如，在横断第二方向y的剖面中，栅极绝缘层140a和140b中的每一个可以具有“l”形。
49.在一些示例实施例中，栅极绝缘层140a和140b可包括在第一方向x上彼此间隔开的第一栅极绝缘层140a和第二栅极绝缘层140b。第一栅极绝缘层140a可以介于沟道层130与第一栅电极150a之间，第二栅极绝缘层140b可以介于沟道层130与第二栅电极150b之间。第一栅极绝缘层140a和第二栅极绝缘层140b可以在第一沟道槽112t1中彼此面对。例如，第一栅极绝缘层140a可以沿着第一沟道槽112t1的第一侧表面延伸，第二栅极绝缘层140b可以沿着第一沟道槽112t1的第二侧表面延伸。
50.在一些示例实施例中，栅极绝缘层140a和140b中的每一个的一端可以在对应的栅电极150a和150b的侧表面上对齐。例如，第一栅极绝缘层140a的沿着第一栅电极150a的底表面延伸的一端(例如，底端)可以在第一栅电极150a的面对第二栅电极150b的侧表面上对齐。另外，例如，第二栅极绝缘层140b的沿着第二栅电极150b的底表面延伸的一端(例如，底端)可以在第二栅电极150b的面对第一栅电极150a的侧表面上对齐。这可能是由于用于形成栅电极150a和150b以及栅极绝缘层140a和140b的蚀刻工艺的特性所致。
51.栅极绝缘层140a和140b中的每一个可包括氧化硅、氧氮化硅、介电常数高于氧化硅的介电常数的高k材料或者它们的组合。例如，高k材料可包括氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化铝(al2o3)或者它们的组合，但是示例实施例不限于此。
52.在一些示例实施例中，第一栅极绝缘层140a的厚度th21可以与第二栅极绝缘层140b的厚度th22相同，并且第一栅电极150a的厚度th31可以与第二栅电极150b的厚度th32相同。本文所用的术语“相同”不仅意味着完全相同，还包括可由于工艺裕量等导致的细微
不同。
53.在一些示例实施例中，第一栅极绝缘层140a和第二栅极绝缘层140b可以形成在同一水平处，第一栅电极150a和第二栅电极150b可以形成在同一水平处。本文所用的术语“形成在同一水平处”意指通过相同制造工艺形成。例如，第一栅极绝缘层140a和第二栅极绝缘层140b可以具有相同的材料组分，第一栅电极150a和第二栅电极150b可以具有相同的材料组分。
54.填充绝缘层114可以形成在第一沟道槽112t1和第二沟道槽112t2中。填充绝缘层114可以填充在形成沟道层130、栅极绝缘层140a和140b以及栅电极150a和150b之后剩余的第一沟道槽112t1和第二沟道槽112t2。可替换地或除此之外，填充绝缘层114可以填充限定在在第二方向y上彼此邻近的沟道层130之间的分离沟槽130t。为了便于描述，图1中省略了示出填充绝缘层114。
55.例如，填充绝缘层114可包括氧化硅、氮氧化硅、氮化硅和介电常数低于氧化硅的介电常数的低k材料中的至少一个，但是示例实施例不限于此。
56.着陆焊盘160a和160b可形成在第一层间绝缘层112和填充绝缘层114上。着陆焊盘160a和160b可以连接至或者直接连接至沟道层130。例如，第二层间绝缘层116可形成在第一层间绝缘层112和填充绝缘层114上。着陆焊盘160a和160b可以穿过第二层间绝缘层116，并且可以连接至沟道层130的上部。在一些示例实施例中，第二层间绝缘层116的顶表面可与着陆焊盘160a和160b的顶表面设置在同一水平处。
57.在一些示例实施例中，着陆焊盘160a和160b中的每一个可以设置为在竖直方向(例如，第三方向z)上与沟道层130的至少一部分重叠。多个着陆焊盘160a和160b可以在第一方向x和第二方向y上彼此间隔开，并且可以按照矩阵形式设置。然而，这仅是示例，并且只要连接至沟道层130，多个着陆焊盘160a和160b也可以按照诸如蜂窝状或正六边形的各种其它形式布置。
58.在一些示例实施例中，着陆焊盘160a和160b可包括在第一方向x上彼此间隔开的第一着陆焊盘160a和第二着陆焊盘160b。第一着陆焊盘160a可以接触沟道层130的邻近于第一栅电极150a的一端，第二着陆焊盘160b可以接触沟道层130的邻近于第二栅电极150b的另一端。虽然仅示出了第一着陆焊盘160a在第三方向z上与第一栅电极150a叠置并且第二着陆焊盘160b在第三方向z上与第二栅电极150b叠置，这仅是示例。只要第一着陆焊盘160a和第二着陆焊盘160b中的每一个连接至沟道层130，第一着陆焊盘160a和第二着陆焊盘160b的设置可以变化。
59.在一些示例实施例中，着陆焊盘160a和160b中的每一个可以接触或者直接接触沟道层130的侧表面的至少一部分。在这种情况下，着陆焊盘160a和160b中的每一个与沟道层130之间的接触面积可以增大，从而可降低界面电阻和/或可增大半导体装置的操作速度。例如，如图所示，着陆焊盘160a和160b中的每一个可以接触第一氧化物半导体层132的侧表面和第二氧化物半导体层134的顶表面。
60.着陆焊盘160a和160b中的每一个可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物，或者它们的组合。例如，着陆焊盘160a和160b中的每一个可包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
，或者它们的组合，但是示例实施例
不限于此。
61.电容器结构170a和170b可形成在着陆焊盘160a和160b上。电容器结构170a和170b可以布置为对应于着陆焊盘160a和160b。着陆焊盘160a和160b可以将沟道层130与电容器结构170a和170b电连接。电容器结构170a和170b中的每一个可包括下电极172a和172b、电容器电介质层174和上电极176。电容器结构170a和170b可以利用在下电极172a和172b与上电极176之间产生的电位差在电容器电介质层174中存储电荷。虽然电容器结构170a和170b可以作为线性电容器操作，但是示例实施例不限于此。例如，电容器结构170a和170b可以非线性地操作和/或可以作为磁滞结构和/或忆阻器结构操作。
62.下电极172a和172b可以电连接至着陆焊盘160a和160b。下电极172a和172b中的每一个可以具有在竖直方向(例如，第三方向z)上延伸的柱形，但是示例实施例不限于此。在一些示例实施例中，下电极172a和172b可以设置为在竖直方向(例如，第三方向z)上与着陆焊盘160a和160b叠置。例如，多个下电极172a和172b可以在第一方向x和第二方向y上彼此间隔开，并且可以按照矩阵形式排列。
63.在一些示例实施例中，下电极172a和172b可包括在第一方向x上彼此间隔开的第一下电极172a和第二下电极172b。第一下电极172a可接触或直接接触第一着陆焊盘160a的顶表面，并且第二下电极172b可以接触第二着陆焊盘160b的顶表面。因此，电容器结构170a和170b可包括沿着第一方向x布置的第一电容器结构170a和第二电容器结构170b。
64.电容器电介质层174可以介于下电极172a和172b与上电极176之间。例如，电容器电介质层174可以沿着下电极172a和172b的外周表面和第二层间绝缘层116的顶表面保形地延伸。上电极176可形成在电容器电介质层174的顶表面上。
65.在一些示例实施例中，上电极176可为沿着与第三方向z交叉或者平行于衬底100的上表面的平面延伸的板形结构。例如，第三层间绝缘层118可形成在电容器电介质层174上，以填充下电极172a和172b之间的空间。第三层间绝缘层118的顶表面可与电容器电介质层174的最顶表面设置在同一水平处。上电极176可以沿着电容器电介质层174的顶表面和第三层间绝缘层118的顶表面延伸。然而，这仅是示例，并且可以省略第三层间绝缘层118。作为另一示例，与示出的示例不同，上电极176可形成在电容器电介质层174上，以填充下电极172a和172b之间的空间。
66.下电极172a和172b中的每一个和上电极176可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物，或者它们的组合。例如，下电极172a和172b中的每一个和上电极176可包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
，或者它们的组合，但是示例实施例不限于此。
67.电容器电介质层174可包括氧化硅、氮氧化硅、介电常数高于氧化硅的介电常数的高k材料或者它们的组合。例如，高k材料可包括氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化铝(al2o3)，或者它们的组合，但是示例实施例不限于此。
68.为了降低半导体存储器装置的泄漏电流，研究了包括氧化物半导体材料(例如，igzo)的沟道层。然而，包括氧化物半导体材料的沟道层可以与导线(例如，位线)界面特性差，这可以导致半导体存储器装置的性能劣化。
69.然而，根据一些示例实施例的半导体存储器装置可以利用沟道层130降低泄漏电流和/或改进与导线120的界面特性。例如，如上所述，沟道层130可包括顺序地堆叠在导线120上的第一氧化物半导体层132和第二氧化物半导体层134。第一氧化物半导体层132具有相对大的结晶度，因此可以具有高载流子迁移率(诸如高电子和/或空穴迁移率)，并且可以改进与导线120的界面特性(例如，可以减小与导线120的界面电阻)。可替换地或除此之外，第二氧化物半导体层134可包括非晶氧化物半导体材料，从而可以有效地减小泄漏电流。因此，可以提供改进了性能的半导体存储器装置。
70.图5和图6是示出根据一些示例实施例的半导体存储器装置的剖视图。为了便于描述，可以重述或省略参考图1至图4进行的描述的冗余部分。
71.参照图5和图6，根据一些示例实施例的半导体存储器装置还包括外围电路元件pt和线间绝缘层210。
72.外围电路元件pt和线间绝缘层210可形成在衬底100上。外围电路元件pt可包括控制形成在衬底100上的半导体存储器元件的功能的控制元件和虚设元件。线间绝缘层210可以覆盖外围电路元件pt。
73.在一些示例实施例中，外围电路元件pt可包括顺序地形成在衬底100的顶表面上的第一导电图案220和第二导电图案230。第一导电图案220和第二导电图案230可以构成用于控制半导体存储器元件的功能的各种电路元件。例如，外围电路元件pt不仅可包括诸如二极管和/或诸如平面晶体管的晶体管的各种有源元件，还可以包括诸如电容器、电阻器和电感器的各种无源元件。外围电路元件pt可包括用于读出放大器和/或行驱动器和/或列解码器和行解码器的晶体管；然而，示例实施例不限于此。
74.在一些示例实施例中，外围电路元件pt和线间绝缘层210可以设置在第一层间绝缘层112下方。例如，下绝缘层110可以堆叠在线间绝缘层210的顶表面上。第一层间绝缘层112可以堆叠在下绝缘层110的顶表面上。例如，根据一些示例实施例的半导体存储器装置可具有外围上单元(cop)结构。
75.在一些示例实施例中，外围电路元件pt可以连接至导线120。例如，连接至外围电路元件pt的布线图案240可以形成在线间绝缘层210中。另外，可以通过穿过下绝缘层110来形成连接穿通件250以将导线120和布线图案240连接。因此，导线120可以由外围电路元件pt控制。
76.图7是示出根据一些示例实施例的半导体存储器装置的剖视图。为了便于描述，可以重述或省略参考图1至图4进行的描述的冗余部分。
77.参照图7，根据一些示例实施例的半导体存储器装置包括在第一方向x上彼此间隔开的第一沟道层130a和第二沟道层130b。
78.例如，第一沟道层130a可以沿着第一沟道槽112t1的第一侧表面延伸，第二沟道层130b可以沿着第一沟道槽112t1的第二侧表面延伸。第一沟道层130a和第二沟道层130b可以在第一沟道槽112t1中彼此面对。彼此面对的第一沟道层130a和第二沟道层130b可以实施彼此面对的晶体管的结构。
79.在一些示例实施例中，第一沟道层130a可以沿着第一栅极绝缘层140a的底表面和侧表面延伸，第二沟道层130b可以沿着第二栅极绝缘层140b的底表面和侧表面延伸。例如，在横断第二方向y的剖面中，第一沟道层130a和第二沟道层130b中的每一个可以具有“l”形
状。
80.在一些示例实施例中，第一沟道层130a和第二沟道层130b中的每一个的一端可以与对应的栅极绝缘层140a和140b的一端连续。例如，第一沟道层130a的沿着第一栅极绝缘层140a的底表面延伸的一端可以与第一栅极绝缘层140a的一端连续。可替换地或除此之外，例如，第二沟道层130b的沿着第二栅极绝缘层140b的底表面延伸的一端可以与第二栅极绝缘层140b的一端连续。这可能是由于用于形成第一沟道层130a和第二沟道层130b的蚀刻工艺的特性所致。
81.在一些示例实施例中，第一沟道层130a和第二沟道层130b中的每一个可包括顺序地堆叠在导线120上的第一氧化物半导体层132和第二氧化物半导体层134。
82.图8是示出根据一些示例实施例的半导体存储器装置的剖视图。图9a和图9b是图8的区r2的各种放大图。为了便于描述，可以重述或省略参考图1至图4进行的描述的冗余部分。
83.参照图8至图9a，在根据一些示例实施例的半导体存储器装置中，栅极绝缘层140a和140b中的每一个包括按次序堆叠在沟道层130上的第一电介质层142和第二电介质层144。
84.例如，第一电介质层142可以沿着沟道层130保形地延伸。第一电介质层142可以接触沟道层130。第二电介质层144可形成在第一电介质层142上。第二电介质层144可以在第一电介质层142上保形地延伸。
85.虽然仅示出了第一电介质层142的厚度th41和第二电介质层144的厚度th42相同，但这仅是示例。与示出的示例不同，第一电介质层142的厚度th41可以小于或大于第二电介质层144的厚度th42。
86.在一些示例实施例中，第二电介质层144的介电常数可以高于第一电介质层142的介电常数。例如，第一电介质层142可包括具有相对小的介电常数的氧化硅和/或氮氧化硅，第二电介质层144可包括具有相对大的介电常数的高k材料。例如，高k材料可包括氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪硅氮(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化铝(al2o3)或者它们的组合，但不限于此。例如，第一电介质层142可包括氧化硅，第二电介质层144可包括氧化铝和氧化铪中的至少一种。
87.包括诸如氧化硅的具有相对小的介电常数的材料的第一电介质层142可以具有少量缺陷，例如用于电子和/或空穴捕获的相对较少的区域，因此可以提高根据一些示例实施例的半导体存储器装置的可靠性。诸如氧化铝和氧化铪的包括具有相对大的介电常数的材料的第二电介质层144可以有效控制泄漏电流，并且在后续工艺中(例如，由于氢(h)渗透等)，可以防止或减小栅极绝缘层140a和140b的质量变差的可能性。因此，可以提供性能极大改进的半导体存储器装置。
88.参照图8和图9b，在根据一些示例实施例的半导体存储器装置中，沟道层130可以形成为单层。
89.形成为单层的沟道层130可包括氧化物半导体材料。在一些示例实施例中，沟道层130可包括包括铟(in)的氧化物半导体材料。例如，沟道层130可包括igzo、igso、itzo、izo、hizo、igo和它们的组合中的至少一个。
90.在一些示例实施例中，沟道层130可为上面参照图1至图4描述的第一氧化物半导
体层132和第二氧化物半导体层134之一。
91.图10是示出根据一些示例实施例的半导体存储器装置的剖视图。为了便于描述，可以重述或省略参考图1至图4进行的描述的冗余部分。
92.参照图10，根据一些示例实施例的半导体存储器装置还包括接触线125和接触图案165a和165b。
93.接触线125可以介于导线120与沟道层130之间。例如，接触线125可以沿着导线120的顶表面延伸。沟道层130的沿着第一沟道槽112t1的底表面延伸的部分可以接触接触线125的顶表面。
94.接触线125可包括相比于导线120与沟道层130具有优越的界面特性的材料。例如，接触线125可包括ito、钛(ti)和钽(ta)中的至少一个，但不限于此。
95.接触图案165a和165b可以介于沟道层130与着陆焊盘160a和160b之间。例如，接触图案165a和165b可以接触沟道层130的上部。着陆焊盘160a和160b可以设置在接触图案165a和165b的顶表面上。
96.在一些示例实施例中，接触图案165a和165b可包括在第一方向x上彼此间隔开的第一接触图案165a和第二接触图案165b。第一接触图案165a可以将沟道层130连接至第一着陆焊盘160a，第二接触图案165b可以将沟道层130连接至第二着陆焊盘160b。
97.接触图案165a和165b可包括相比于着陆焊盘160a和160b与沟道层130具有改进/优越的界面特性的材料。例如，接触图案165a和165b可包括ito、钛(ti)和钽(ta)中的至少一个，但是不限于此。
98.在图10中，仅描述了包括接触线125和接触图案165a和165b二者的半导体存储器装置，但这仅是示例。在另一示例中，可以省略接触线125与接触图案165a和165b中的任一个。
99.下文中，将参照图1至图34描述根据一些示例实施例的用于制造半导体存储器装置的方法。
100.图11至图31是示出根据一些示例实施例的用于解释用于制造半导体存储器装置的方法的中间步骤的示图。为了便于描述，可以重述或省略参考图1至图10进行的描述的冗余部分。
101.参照图11至图13，在衬底100上形成导线120和第一层间绝缘层112。例如，图12是沿着图11的线a-a和b-b截取的剖视图，图13是沿着图11的线c-c和d-d截取的剖视图。
102.例如，可在衬底100上形成下绝缘层110，可在下绝缘层110上形成导线120。可以通过诸如化学气相沉积(cvd)工艺和/或物理气相沉积(pvd)工艺的沉积工艺形成下绝缘层110和导线120之一或二者。可替换地或除此之外，可通过电化学沉积工艺形成导线120。导线120可以在第一方向x上为细长的。多条导线120各自可以在第一方向x上延伸，并且可以在与第一方向x交叉的第二方向y上以等间隔间隔开。
103.可在下绝缘层110上形成第一层间绝缘层112。第一层间绝缘层112可以覆盖下绝缘层110的顶表面和导线120的顶表面。
104.参照图14至图16，在第一层间绝缘层112中形成第一沟道槽112t1。例如，图15是沿着图14的线a-a和b-b截取的剖视图，图16是沿着图14的线c-c和d-d截取的剖视图。可以通过诸如湿法蚀刻或干法蚀刻工艺中的至少一种的蚀刻工艺形成第一沟道槽112t1。
105.第一沟道槽112t1可以在第二方向y上为细长的，以与导线120交叉。多个第一沟道槽112t1各自可以在第二方向y上延伸，并且可在第一方向x上等距离间隔开。第一沟道槽112t1的底表面可暴露出导线120的顶表面的一部分。因此，多个绝缘图案(第一层间绝缘层112)可以形成为在第二方向y上延伸的同时通过第一沟道槽112t1彼此间隔开。
106.参照图17至图19，在第一沟道槽112t1中形成沟道层130。例如，图18是沿着图17的线a-a和b-b截取的剖视图，图19是沿着图17的线c-c和d-d截取的剖视图。
107.例如，可以形成沿着导线120和第一层间绝缘层112保形地延伸的氧化物半导体层。可以通过例如原子层沉积(ald)工艺形成氧化物半导体层，但是示例实施例不限于此。
108.接着，可在沟道层130上形成牺牲层310。牺牲层310可形成为填充第一沟道槽112t1。接着，可以执行暴露出第一层间绝缘层112的顶表面的平面化工艺。因此，可以形成沿着第一沟道槽112t1的轮廓延伸的沟道层130。另外，可以形成通过第一层间绝缘层112彼此间隔开并且沿着第一方向x排列的多个沟道层130。例如，平面化工艺可包括化学机械抛光(cmp)工艺和/或回蚀工艺，但是示例实施例不限于此。
109.在一些示例实施例中，沟道层130可包括顺序地堆叠在导线120上的第一氧化物半导体层132和第二氧化物半导体层134。例如，第一氧化物半导体层132可形成为沿着导线120和第一层间绝缘层112保形地延伸。接着，可形成沿着第一氧化物半导体层132保形地延伸的第二氧化物半导体层134。
110.在一些示例实施例中，第一氧化物半导体层132可以比第二氧化物半导体层134具有更大的结晶度。例如，第一氧化物半导体层132可包括结晶的或半结晶的氧化物半导体材料，第二氧化物半导体层134可包括非晶氧化物半导体材料。例如，可以通过tem工艺和/或xrd工艺来确定结晶度；然而，示例实施例不限于此。
111.参照图20至图22，形成用于切割沟道层130的分离沟槽130t。例如，图21是沿着图20的线a-a和b-b截取的剖视图，图22是沿着图20的线c-c和d-d截取的剖视图。
112.可以通过图案化牺牲层310和沟道层130形成分离沟槽130t。分离沟槽130t可在第一方向x上延伸，并且可以切割在第一沟道槽112t1中在第二方向y上延伸的沟道层130。因此，所述多个沟道层130可以在第一方向x和第二方向y上彼此间隔开，并且可以按照矩阵形式布置。例如，可以通过干法蚀刻工艺来执行牺牲层310和沟道层130的图案化，但不限于此。在形成分离沟槽130t之后，可以去除牺牲层310，例如，可以被蚀刻和/或灰化以被去除。
113.在一些示例实施例中，可以在第一层间绝缘层112中形成第二沟道槽112t2。可以从第一层间绝缘层112的侧表面得到第二沟道槽112t2。因此，第一层间绝缘层112的由第一沟道槽112t1限定的宽度w11可以大于第一层间绝缘层112的由第二沟道槽112t2限定的宽度w12。例如，可以执行牺牲层310和沟道层130的图案化，以与第一层间绝缘层112的一部分重叠。因此，可以完全切割沟道层130。
114.参照图23至图25，在沟道层130上顺序地形成初级栅极绝缘层140和初级栅电极层150。例如，图24是沿着图23的线a-a和b-b截取的剖视图，图25是沿着图23的线c-c和d-d截取的剖视图。
115.例如，初级栅极绝缘层140和初级栅电极层150中的每一个可以沿着沟道层130保形地延伸。初级栅极绝缘层140可包括氧化硅、氮氧化硅、介电常数高于氧化硅的介电常数的高k材料，或者它们的组合。初级栅电极层150可包括掺杂的多晶硅、金属、导电金属氮化
物、导电金属硅化物、导电金属氧化物，或者它们的组合。
116.参照图26至图28，切割初级栅极绝缘层140和初级栅电极层150以形成栅极绝缘层140a和140b以及栅电极150a和150b。例如，图27是沿着图26的线a-a和b-b截取的剖视图，图28是沿着图26的线c-c和d-d截取的剖视图。
117.例如，可以在第一沟道槽112t1中执行切割初级栅极绝缘层140和初级栅电极层150的蚀刻工艺。因此，可以在第一沟道槽112t1中形成包括在第一方向x上彼此间隔开的第一栅电极150a和第二栅电极150b的栅电极150a和150b。可替换地或除此之外，可以形成包括在第一沟道槽112t1中在第一方向x上彼此间隔开的第一栅极绝缘层140a和第二栅极绝缘层140b的栅极绝缘层140a和140b。
118.在一些示例实施例中，可以与切割初级栅电极层150同步执行切割初级栅极绝缘层140。在这种情况下，栅极绝缘层140a和140b中的每一个的一端可以与对应的栅电极150a和150b的侧表面连续。
119.在一些示例实施例中，当切割初级栅极绝缘层140和初级栅电极层150时，可以不切割沟道层130。
120.参照图29至图31，在沟道层130上形成着陆焊盘160a和160b。例如，图30是沿着图29的线a-a和b-b截取的剖视图，图31是沿着图29的线c-c和d-d截取的剖视图。
121.例如，可在沟道层130、栅极绝缘层140a和140b以及栅电极150a和150b上形成填充第一沟道槽112t1的填充绝缘层114。接着，可在第一层间绝缘层112和填充绝缘层114上形成第二层间绝缘层116。着陆焊盘160a和160b可形成为穿过第二层间绝缘层116，以连接至沟道层130的上部。
122.接着，参照图1至图4，在着陆焊盘160a和160b上形成电容器结构170a和170b。
123.例如，可在着陆焊盘160a和160b上形成布置为对应于着陆焊盘160a和160b的下电极172a和172b。接着，可以在下电极172a和172b上顺序地形成电容器电介质层174和上电极176。因此，可以提供制造具有改进的性能的半导体存储器装置的方法。
124.图32是示出根据一些示例实施例的用于解释用于制造半导体存储器装置的方法的中间步骤的示图。例如，图32是示出用于解释图23至图25之后的步骤的中间步骤的示图。
125.参照图32，切割沟道层130。
126.例如，可以在第一沟道槽112t1中形成在第二方向y上延伸以切割沟道层130的沟槽。因此，可以在第一沟道槽112t1中形成在第一方向x上彼此间隔开的第一沟道层130a和第二沟道层130b。
127.在一些示例实施例中，可以与切割初级栅极绝缘层140和初级栅电极层150同时执行切割沟道层130。在这种情况下，第一沟道层130a和第二沟道层130b中的每一个的一端可以与对应的栅极绝缘层140a和140b的一端连续。
128.在一些示例实施例中，第一沟道层130a和第二沟道层130b中的每一个可包括顺序地堆叠在导线120上的第一氧化物半导体层132和第二氧化物半导体层134。
129.接着，可以执行上面参照图29至图31描述的步骤。因此，可以制造上面参照图7描述的半导体存储器装置。
130.图33和图34是示出根据一些示例实施例的用于解释用于制造半导体存储器装置的方法的中间步骤的示图。例如，图32是示出用于解释在图20至图22之后的步骤的中间步
骤的示图。
131.参照图33和图34，初级栅极绝缘层140包括顺序地堆叠在沟道层130上的第一电介质层142和第二电介质层144。
132.例如，可形成沿着沟道层130保形地延伸的第一电介质层142。接着，可形成沿着第一电介质层142保形地延伸的第二电介质层144。
133.在一些示例实施例中，第二电介质层144可以比第一电介质层142具有更高的介电常数。例如，第一电介质层142可包括具有相对小的介电常数的氧化硅或者氮氧化硅，第二电介质层144可包括具有相对大的介电常数的高k材料。
134.接着，可以执行上面参照图26至图31描述的步骤。因此，可以制造上面参照图8和图9a描述的半导体存储器装置。
135.示例实施例不一定限于上述公开的实施例。此外，上述示例实施例中的任何一个都不一定相互排斥。例如，一些示例实施例可以包括参考一个示图公开和描述的特征，并且还可以包括参考另一个示图公开和描述的特征。
136.虽然已经参考本发明构思的示例实施例具体示出和描述了一些示例性实施例，但是本领域的普通技术人员将理解，在不脱离由所附权利要求所限定的本发明构思的精神和范围的情况下，可以对其中的形式和细节进行各种改变。因此，期望示例实施例在所有方面被视为说明性的而非限制性的，参考所附权利要求而不是前述描述以指示本发明的范围。