半导体器件的触点及其形成方法与流程

1.本发明实施例涉及半导体器件的触点及其形成方法。


背景技术：

2.半导体器件用于例如(例如)个人计算机、蜂巢式电话、数字相机及其它电子设备的各种电子应用中。半导体器件通常通过在半导体衬底上循序沉积绝缘或电介质层、导电层及半导体材料层及使用微影图案化各种材料层以在其上形成电路组件及元件来制造。
3.半导体工业通过不断减小最小特征大小来不断提高各种电子组件(例如晶体管、二极管、电阻器、电容器等等)的整合密度，其允许更多组件整合到给定面积中。


技术实现要素：

4.根据本发明的实施例，一种半导体器件包括：第一栅极电极，其位于衬底上；第二栅极电极，其位于所述衬底上；第一导电触点，其位于所述第一栅极电极上，所述第一导电触点具有第一高度及第一宽度；第二导电触点，其位于所述第二栅极电极上，所述第二导电触点具有第二高度及第二宽度，所述第二高度小于所述第一高度，所述第二宽度大于所述第一宽度；蚀刻停止层(esl)，其位于所述第一导电触点及所述第二导电触点上；第三导电触点，其延伸穿过所述esl，所述esl悬在所述第三导电触点的一部分上，所述第三导电触点的凸底面物理接触所述第一导电触点的凹顶面，所述第三导电触点具有测量于所述esl的底面处的第三宽度；及第四导电触点，其延伸穿过所述esl，所述esl悬在所述第四导电触点的一部分上，所述第四导电触点的凸底面物理接触所述第二导电触点的凹顶面，所述第四导电触点具有测量于所述esl的所述底面处的第四宽度，所述第四宽度大于所述第三宽度。
5.根据本发明的实施例，一种半导体器件包括：第一沟道区域，其位于半导体衬底上；第二沟道区域，其位于所述半导体衬底上；第一栅极结构，其位于所述第一沟道区域上，所述第一栅极结构包括第一栅极电极，所述第一栅极电极具有第一高度；第二栅极结构，其位于所述第二沟道区域上，所述第二栅极结构包括第二栅极电极，所述第二栅极电极具有第二高度，所述第二高度大于所述第一高度；第一电介质层，其位于所述第一栅极结构及所述第二栅极结构上；第一导电触点，其位于所述第一栅极电极上，所述第一导电触点延伸到所述第一电介质层的顶面；第二导电触点，其位于所述第二栅极电极上，所述第二导电触点延伸到所述第一电介质层的所述顶面；蚀刻停止层(esl)，其位于所述第一电介质层上，所述esl覆盖所述第一导电触点的一部分及所述第二导电触点的一部分；第三导电触点，其包括：第一底部部分，其位于所述esl的下表面下方，在俯视图中，所述第一底部部分由所述第一导电触点包围，所述第一底部部分在所述esl的所述下表面下方延伸，所述第一底部部分具有第三宽度；及第一顶部部分，其位于所述esl的所述下表面上方；及第四导电触点，其包括：第二底部部分，其位于所述esl的所述下表面下方，在所述俯视图中，所述第二底部部分由所述第二导电触点包围，所述第二底部部分在所述esl的所述下表面下方延伸，所述第二底部部分具有第四宽度，所述第四宽度大于所述第三宽度；及第二顶部部分，其位于所述
esl的所述下表面上方。
6.根据本发明的实施例，一种形成半导体器件的方法包括：在第一栅极电极及第二栅极电极上沉积第一电介质层，所述第一栅极电极及所述第二栅极电极从衬底延伸；穿过所述第一电介质层形成第一导电材料，所述第一导电材料的第一部分具有第一高度及一第一宽度，所述第一导电材料的第二部分具有第二高度及第二宽度，所述第一高度大于所述第二高度，所述第二宽度大于所述第一宽度；在所述第一导电材料及所述第一电介质层上方形成蚀刻停止层(esl)；在所述esl上沉积第二电介质层；穿过所述第二电介质层及所述esl蚀刻第一开口，所述第一开口延伸到所述第一导电材料的所述第一部分中，在俯视图中，所述第一开口由所述第一导电材料的所述第二部分包围，所述esl悬在所述第一开口的一部分上；穿过所述第二电介质层及所述esl蚀刻第二开口，所述第二开口延伸到所述第一导电材料的所述第二部分中，在所述俯视图中，所述第二开口由所述第一导电材料包围，所述esl悬在所述第一开口的一部分上；及用第二导电材料填充所述第一开口及所述第二开口。
附图说明
7.自结合附图阅读的以下详细描述最佳理解本公开的方面。应注意，根据标准工业实践，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
8.图1说明根据一些实施例的finfet的实例的三维图。
9.图2、图3、图4、图5、图6、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图14c、图15a、图15b、图16a、图16b、图16c、图16d、图17a、图17b、图17c、图17d、图18a、图18b、图19a、图19b、图20a及图20b是根据一些实施例的制造finfet的中间阶段的剖面图。
10.图20c、图20d、图20e及图20f是根据一些实施例的制造finfet的中间阶段的俯视图。
具体实施方式
11.以下公开提供用于实施本发明实施例的不同特征的许多不同实施例或实例。下文将描述组件及配置的特定实例以简化本公开。当然，此等仅为实例且不意在限制。例如，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复组件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或组态之间的关系。
12.此外，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”及其类似者)在本文中可用于描述元件或构件与另一(些)元件或构件的关系，如图中所说明。空间相对术语除涵盖图中所描绘的定向之外，还意欲涵盖器件在使用或操作中的不同定向。可依其它方式定向设备(旋转90度或依其它定向)，且还可因此解译本文中所使用的空间相对描述词。
13.根据一些实施例，提供半导体器件的互连结构及其形成方法。在一些实施例中，栅
极触点形成于栅极结构上。随后，接触插塞形成于栅极触点上。接触插塞具有小于栅极触点的宽度，且包括铆钉形状的接触插塞的底部部分在栅极触点的顶面下方延伸。接触插塞的底部部分的铆钉形状可用于减少由来自对接触插塞执行的cmp的浆料对栅极触点的非期望蚀刻。具有比接触插塞更大的宽度的栅极触点可用于允许接触插塞的底部部分的铆钉形状更宽及更浅，其可减少非期望接触电阻且提高高带宽存储器的良率增益。
14.图1说明根据一些实施例的finfet的实例的三维图。finfet包括衬底50(例如半导体衬底)上的鳍片52。隔离区域56放置于衬底50中，且鳍片52在邻近隔离区域56上方及从邻近隔离区域56之间突出。尽管隔离区域56被描述/说明为与衬底50分离，但如本文中所使用，术语“衬底”可用于是指仅半导体衬底或包含隔离区域的半导体衬底。另外，尽管鳍片52被说明为衬底50的单一连续材料，但鳍片52及/或衬底50可包括单一材料或多个材料。在此背景中，鳍片52是指在邻近隔离区域56之间延伸的部分。
15.栅极电介质层92沿侧壁且位于鳍片52的顶面上方，且栅极电极94位于栅极电介质层92上方。源极/漏极区域82相对于栅极电介质层92与栅极电极94放置于鳍片52的对置侧中。图1进一步说明用于后图中的参考剖面。剖面a-a沿栅极电极94的纵向轴线且在(例如)垂直于finfet的源极/漏极区域82之间的电流方向的方向上。剖面b-b垂直于剖面a-a且沿鳍片52的纵向轴线且在(例如)finfet的源极/漏极区域82之间的电流的方向上。剖面c-c平行于剖面a-a且延伸穿过finfet的源极/漏极区域。为清楚起见，后续图是指这些参考剖面。
16.本文中所讨论的一些实施例是在使用后栅极过程形成的finfet的背景中讨论。在其它实施例中，可使用先栅极过程。此外，一些实施例考虑用于平面器件中的方面，例如平面fet、纳米结构(例如纳米片、纳米线、环绕式栅极或其类似者)场效应晶体管(nsfet)或其类似者。
17.图2到图20b是根据一些实施例的制造finfet的中间阶段的剖面图。除多个鳍片/finfet之外，图2到图7b说明图1中所说明的参考剖面a-a。除多个鳍片/finfet之外，图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a及图17a沿图1中所说明的参考剖面a-a说明，且图8b、图9b、图10b、图11b、图12b、图13b、图14b、图14c、图15b、图16b、图16c、图16d、图17b、图17c、图17d、图18a、图18b、图19a、图19b、图20a及图20b沿图1中所说明的类似剖面b-b说明。除多个鳍片/finfet之外，图10c及图10d沿图1中所说明的参考剖面c-c说明。
18.在图2中，提供衬底50。衬底50可为半导体衬底，例如块体半导体、绝缘体上半导体(soi)衬底或其类似者，其可经掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂。衬底50可为晶片，例如硅晶片。一般而言，soi衬底是形成于绝缘体层上的半导体材料的层。绝缘体层可为(例如)埋藏氧化物(box)层、氧化硅层或其类似者。绝缘体层提供于衬底上，通常为硅或玻璃衬底。还可使用其它衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包含：硅；锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含硅锗、磷化砷镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷化镓铟砷；或其等的组合。
19.衬底50具有n型区域50n及p型区域50p。n型区域50n可用于形成n型器件，例如nmos晶体管，例如n型finfet。p型区域50p可用于形成p型器件，例如pmos晶体管，例如p型finfet。n型区域50n可与p型区域50p物理分离(如由分隔线20所说明)，且任何数目个器件特征(例如其它主动器件、掺杂区域、隔离结构等等)可放置于n型区域50n与p型区域50p之
间。
20.在图3中，鳍片52形成于衬底50中。鳍片52是半导体条。在一些实施例中，鳍片52可通过在衬底50中蚀刻沟槽来形成于衬底50中。蚀刻可为任何可接受蚀刻过程，例如反应性离子蚀刻(rie)、中性束蚀刻(nbe)、类似者或其等的组合。蚀刻可为各向异性的。
21.鳍片可通过任何适合方法图案化。例如，鳍片52可使用一或多个光刻过程图案化，其包含双重图案化或多重图案化过程。一般而言，双重图案化或多重图案化过程组合光刻及自对准过程以允许产生具有(例如)比可原本使用单一直接光刻过程获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成于衬底上方且使用光刻过程图案化。间隔件使用自对准过程形成于图案化牺牲层旁边。接着移除牺牲层，且接着可使用剩余间隔件来图案化鳍片。在一些实施例中，掩模(或其它层)可留在鳍片52上。
22.在图4中，绝缘材料54形成于衬底50上方且在邻近鳍片52之间。绝缘材料54可为氧化物(例如氧化硅)、氮化物、类似者或其等的组合，且可通过高密度等离子体化学气相沉积(hdp-cvd)、可流动cvd(fcvd)(例如远程等离子体系统中的基于cvd的材料沉积及后固化以使其转换成另一材料，例如氧化物)、类似物或其等的组合。可使用通过任何可接受过程形成的其它绝缘材料。在所说明的实施例中，绝缘材料54是通过fcvd过程形成的氧化硅。一旦形成绝缘材料，那么可执行退火过程。在实施例中，绝缘材料54经形成使得过量绝缘材料54覆盖鳍片52。尽管绝缘材料54说明为单一层，但一些实施例可利用多个层。例如，在一些实施例中，可首先沿衬底50及鳍片52的表面形成衬层(未展示)。其后，可在衬层上方形成填充材料，例如上文所讨论的填充材料。
23.在图5中，移除过程应用于绝缘材料54以移除鳍片52上方的过量绝缘材料54。在一些实施例中，可利用平坦化过程，例如化学机械抛光(cmp)、回蚀过程、其等的组合或其类似者。平坦化过程暴露鳍片52，使得在平坦化过程完成之后，鳍片52及绝缘材料54的顶面齐平。在其中掩模留在鳍片52上的实施例中，平坦化过程可暴露掩模或移除掩模，使得在平坦化过程完成之后，掩模或鳍片52的顶面分别与绝缘材料54齐平。
24.在图6中，绝缘材料54经凹进以形成浅沟槽隔离(sti)区域56。绝缘材料54经凹进使得n型区域50n及p型区域50p中的鳍片52的上部分从邻近sti区域56之间突出。此外，sti区域56的顶面可具有如平面(如所说明)、凸面、凹面(例如凹陷)或其等的组合。sti区域56的顶面可通过适当蚀刻形成为平坦、凸出及/或凹入。sti区域56可使用可接受蚀刻过程(例如对绝缘材料54的材料有选择性的蚀刻过程(例如，以比鳍片52的材料更快的速率蚀刻绝缘材料54的材料))凹进。例如，可使用使用(例如)稀氢氟(dhf)酸的氧化物移除。
25.相对于图2到图6描述的过程仅为可如何形成鳍片52的一个实例。在一些实施例中，鳍片可通过外延生长过程形成。例如，电介质层可形成于衬底50的顶面上方，且沟槽可穿过电介质层蚀刻以暴露下伏衬底50。同质外延结构可外延生长于沟槽中，且电介质层可经凹进使得同质外延结构从电介质层突出以形成鳍片。另外，在一些实施例中，异质外延结构可用于鳍片52。例如，图5中的鳍片52可凹进，且不同于鳍片52的材料可外延生长于凹进鳍片52上方。在这些实施例中，鳍片52包括凹进材料及放置于凹进材料上方的外延生长材料。在更进一步实施例中，电介质层可形成于衬底50的顶面上方，且沟槽可穿过电介质层蚀刻。接着，异质外延结构可使用不同于衬底50的材料外延生长于沟槽中，且电介质层可经凹进使得异质外延结构从电介质层突出以形成鳍片52。在其中外延生长同质外延或异质外延
结构的一些实施例中，外延生长材料可在生长期间原位掺杂(其可避免先前及随后植入)，但原位及植入掺杂可一起使用。
26.此外，在n型区域50n(例如nmos区域)中外延生长不同于p型区域50p(例如pmos区域)中的材料的材料可为有利的。在各种实施例中，鳍片52的上部分可由硅锗(si
x
ge
1-x
，其中x可在0到1的范围内)、碳化硅、纯锗或大体上纯锗、iii-v族化合物半导体、ii-vi族化合物半导体或其类似者形成。例如，可用于形成iii-v族化合物半导体的材料包含(但不限于)砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓及其类似者。
27.此外，在图6中，适当阱(未展示)可形成于鳍片52及/或衬底50中。在一些实施例中，p阱可形成于n型区域50n中，且n阱可形成于p型区域50p中。在一些实施例中，p阱或n阱形成于n型区域50n及p型区域50p两者中。
28.在具有不同阱类型的实施例中，用于n型区域50n及p型区域50p的不同植入步骤可使用光致抗蚀剂及/或其它掩模(未展示)达成。例如，光致抗蚀剂可形成于n型区域50n中的鳍片52及sti区域56上方。光致抗蚀剂经图案化以暴露衬底50的p型区域50p。光致抗蚀剂可通过使用旋涂技术形成且可使用可接受光刻技术图案化。一旦图案化光致抗蚀剂，那么在p型区域50p中执行n型杂质植入，且光致抗蚀剂可充当掩模以大体上防止n型杂质植入到n型区域50n中。n型杂质可为植入区域中达等于或小于10
18
cm-3
的浓度(例如在约10
16
cm-3
到约10
18
cm-3
之间)的磷、砷、锑或其类似者。在植入之后，移除光致抗蚀剂，例如通过可接受灰化过程。
29.在p型区域50p的植入之后，光致抗蚀剂形成于p型区域50p中的鳍片52及sti区域56上方。光致抗蚀剂经图案化以暴露衬底50的n型区域50n。光致抗蚀剂可通过使用旋涂技术形成且可使用可接受光刻技术图案化。一旦图案化光致抗蚀剂，那么可在n型区域50n中执一p型杂质植入，且光致抗蚀剂可充当掩模以大体上防止p型杂质植入到p型区域50p中。p型杂质可为植入区域中达等于或小于10
18
cm-3
的浓度(例如在约10
16
cm-3
到约10
18
cm-3
之间)的硼、氟化硼、铟或其类似者。在植入之后，移除光致抗蚀剂，例如通过可接受灰化过程。
30.在n型区域50n及p型区域50p的植入之后，可执行退火以修复植入损坏且活化所植入的p型及/或n型杂质。在一些实施例中，可在生长期间原位掺杂外延鳍片的生长材料(其可避免植入)，但原位及植入掺杂可一起使用。
31.在图7a及图7b中，用于形成虚设栅极的层形成于鳍片52上。图7a说明其中可随后形成相对较小栅极结构(见下文图14b)的第一栅极区域100a，且图7b说明其中可随后形成相对较大栅极结构(见下文图14b)的第二栅极区域100b。随后形成的栅极结构的大小差异可由于(例如)cmp在具有不同图案密度的区域中的负载效应或凹陷效应。第一栅极区域100a及第二栅极区域100b可物理地分离。第一栅极区域100a及第二栅极区域100b可各自含有相应n型区域50n及p型区域50p。
32.参考图7a及图7b，虚设电介质层60经形成于鳍片52上。虚设电介质层60可为(例如)氧化硅、氮化硅、其等的组合，或其类似者，且可根据可接受技术来沉积或热生长。应注意，仅出于说明目的，虚设电介质层60展示为仅覆盖鳍片52。在一些实施例中，虚设电介质层60可经沉积使得虚设电介质层60覆盖sti区域56以在sti区域上方及随后形成的虚设栅极层(见下文)与sti区域56之间延伸。
33.仍参考图7a及图7b，虚设栅极层62a经形成于第一栅极区域100a中的虚设电介质层60上方，且虚设栅极层62b经形成于第二栅极区域100b中的虚设电介质层60上方。虚设栅极层62a及62b可沉积于虚设电介质层60上方且接着经平坦化，例如通过各自cmp过程。在一些实施例中，虚设栅极层62a经形成且经平坦化到110nm到130nm的范围内的高度h1，且虚设栅极层62b经形成且经平坦化到110nm到130nm的范围内的高度h2。在其它实施例中，虚设栅极层62a及62b经形成到约相同高度。虚设栅极层62a及62b可为导电或非导电材料，且可选自包含非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物及金属的群组。虚设栅极层62a及62b可通过物理气相沉积(pvd)、cvd、溅射沉积或用于沉积选定材料的其它技术来沉积。虚设栅极层62a及62b可由相对于隔离区域(例如sti区域56及/或虚设电介质层60)的蚀刻具有高蚀刻选择性的其它材料制成。
34.进一步参考图7a及图7b，掩模层64形成于虚设栅极层62a及62b上方。掩模层64可包含(例如)氮化硅、氮氧化硅或其类似者的一或多个层。在此实例中，单一掩模层64跨n型区域50n及p型区域50p形成。在一些实施例中，掩模层64可在第一栅极区域100a及第二栅极区域100b中形成到不同厚度。
35.图8a到图20f说明实施例器件的制造中的各种额外步骤。图8a到图20f说明n型区域50n及p型区域50p中的任一者中的特征。例如，图8a到图20f中所说明的结构可应用于n型区域50n及p型区域50p两者。n型区域50n及p型区域50p的结构差异(如果存在)描述于伴随各图的文字中。图8a、图9a、图10a、图10c、图10d、图11a、图12a、图13a、图14a、图15a、图16a及图17a说明第一栅极区域100a及第二栅极区域100b中的特征，图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a及图17a中所说明的结构也可应用于第一栅极区域100a及第二栅极区域100b两者。第一栅极区域100a及第二栅极区域100b的结构差异(如果存在)描述于伴随各图的文字中。图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b及图17b说明由分隔线22分离的第一栅极区域100a及第二栅极区域100b。
36.在图8a及图8b中，掩模层64(见图7)可使用可接受光刻及蚀刻技术图案化以形成掩模74。掩模74的图案接着可转印到虚设栅极层62。在一些实施例(未说明)中，掩模74的图案还可通过可接受蚀刻技术转印到虚设电介质层60以分别在第一栅极区域100a及第二栅极区域100b中形成虚设栅极72a及72b。虚设栅极72a及72b可统称为虚设栅极72，如图8a及图8a之后的后续图中所说明。虚设栅极72a及72b覆盖鳍片52的相应沟道区域58。掩模74的图案可用于物理分离虚设栅极72a及72b中的各者与相邻虚设栅极。虚设栅极72a及72b还可具有大体上垂直于各自外延鳍片52的纵向方向的纵向方向。在一些实施例中，虚设栅极72a经图案化以具有8nm到36nm的范围内的宽度w1且虚设栅极栅极72b经图案化以具有72nm到240nm的范围内的宽度w2。
37.此外，在图8a及图8b中，栅极密封间隔件80可形成于虚设栅极72a及72b、掩模74及/或鳍片52的暴露表面上。热氧化或沉积及接着各向异性蚀刻可形成栅极密封间隔件80。栅极密封间隔件80可由氧化硅、氮化硅、氮氧化硅或其类似者形成。
38.在形成栅极密封间隔件80之后，可执行轻掺杂源极/漏极(ldd)区域(未明确说明)的植入。在具有不同器件类型的实施例中，类似于上文图6中讨论的植入，掩模(例如光致抗蚀剂)可形成于n型区域50n上方，同时暴露p型区域50p，且适当类型(例如p型)杂质可植入到p型区域50p中的暴露鳍片52中。接着可移除掩模。随后，掩模(例如光致抗蚀剂)可形成于
p型区域50p上方，同时暴露n型区域50n，且适当类型杂质(例如n型)可植入到n型区域50n中的暴露鳍片52中。接着可移除掩模。n型杂质可为先前讨论的n型杂质的任何者，且p型杂质可为先前讨论的p型杂质的任何者。轻掺杂源极/漏极区域可具有自约10
15
cm-3
到约10
19
cm-3
的杂质浓度。退火可用于修复植入损坏且活化植入杂质。
39.在图9a及图9b中，栅极间隔件86沿虚设栅极72a及72b及掩模74的侧壁形成于栅极密封间隔件80上。栅极间隔件86可通过共形地沉积绝缘材料且随后各向异性地蚀刻绝缘材料来形成。栅极间隔件86的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、其等的组合或其类似者。
40.应注意，上述公开内容大体上描述形成间隔件及ldd区域的过程。可使用其它过程及序列。例如，可利用更少或额外间隔件，可利用不同步骤序列(例如，在形成栅极间隔件86之前可不蚀刻栅极密封间隔件80以产生“l形”栅极密封间隔件)，可形成及移除间隔件，及/或其类似者。此外，n型及p型器件可使用不同结构及步骤形成。例如，用于n型器件的ldd区域可在形成栅极密封间隔件80之前形成，而用于p型器件的ldd区域可在形成栅极密封间隔件80之后形成。
41.在图10a及图10b中，外延源极/漏极区域82形成于鳍片52中。外延源极/漏极区域82形成于鳍片52中，使得各虚设栅极72a及72b放置于相应邻近对外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可延伸到鳍片52中且还可穿透鳍片52。在一些实施例中，栅极间隔件86用于分离外延源极/漏极区域82与虚设栅极72a及72b达适当横向距离，使得外延源极/漏极区域82不使所得finfet的随后形成的栅极短路。外延源极/漏极区域82的材料可经选择以在相应沟道区域58中施加应力，由此提高性能。
42.n型区域50n中的外延源极/漏极区域82可通过掩模p型区域50p且蚀刻n型区域50n中的鳍片52的源极/漏极区域以在鳍片52中形成凹槽来形成。接着，n型区域50n中的外延源极/漏极区域82外延生长于凹槽中。外延源极/漏极区域82可包含任何可接受材料，例如适合于n型finfet。例如，如果鳍片52是硅，那么n型区域50n中的外延源极/漏极区域82可包含在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、掺磷碳化硅、磷化硅或其类似者。n型区域50n中的外延源极/漏极区域82可具有从鳍片52的相应表面凸起的表面且可具有小平面。
43.p型区域50p中的外延源极/漏极区域82可通过掩模n型区域50n且蚀刻p型区域50p中的鳍片52的源极/漏极区域以在鳍片52中形成凹槽来形成。接着，p型区域50p中的外延源极/漏极区域82外延生长于凹槽中。外延源极/漏极区域82可包含任何可接受材料，例如适合于p型finfet。例如，如果鳍片52系硅，那么p型区域50p中的外延源极/漏极区域82可包括在沟道区域58中施加压缩应变的材料，例如硅锗、掺硼硅锗、锗、锗锡或其类似者。p型区域50p中的外延源极/漏极区域82可具有从鳍片52的相应表面凸起的表面且可具有小平面。
44.外延源极/漏极区域82及/或鳍片52可植入掺杂剂以形成源极/漏极区域(类似于先前讨论的用于形成轻掺杂源极/漏极区域的过程)，接着进行退火。源极/漏极区域可具有约10
19
cm-3
到约10
21
cm-3
之间的杂质浓度。用于源极/漏极区域的n型及/或p型杂质可为先前讨论的杂质的任何者。在一些实施例中，外延源极/漏极区域82可在生长期间原位掺杂。
45.由于用于在n型区域50n及p型区域50p中形成外延源极/漏极区域82的外延过程，外延源极/漏极区域的上表面具有横向向外扩展超过鳍片52的侧壁的小平面。在一些实施
例中，这些小平面引起相同finfet的相邻源极/漏极区域82合并，如由图10c所说明。在其它实施例中，在完成外延过程之后，相邻源极/漏极区域82保持分离，如由图10d所说明。在图10c及图10d所说明的实施例中，栅极间隔件86形成为覆盖在sti区域56上方延伸的鳍片52的侧壁的一部分，由此阻断外延生长。在一些其它实施例中，用于形成栅极间隔件86之间隔件蚀刻可经调整以移除间隔件材料以允许外延生长区域延伸到sti区域56的表面。
46.在图11a及图11b中，第一层间电介质(ild)88沉积于图10a及图10b中所说明的结构上方。第一ild 88可由电介质材料形成，且可通过任何适合方法(例如cvd、等离子体增强cvd(pecvd)或fcvd)沉积。电介质材料可包含磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)或其类似者。可使用通过任何可接受过程形成的其它绝缘材料。在一些实施例中，第一接触蚀刻停止层(cesl)87放置于第一ild 88与外延源极/漏极区域82、掩模74与栅极间隔件86之间。第一cesl 87可包括电介质材料，例如氮化硅、氧化硅、氮氧化硅或其类似者，其具有比上覆第一ild 88的材料更低的蚀刻速率。
47.在图12a及图12b中，可执行平坦化过程(例如cmp)以使第一ild 88的顶面与虚设栅极72或掩模74的顶面齐平。平坦化过程还可移除虚设栅极72上的掩模74及沿掩模74的侧壁的栅极密封间隔件80与栅极间隔件86的部分。在平坦化过程之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86及第一ild 88的顶面齐平。因此，虚设栅极72的顶面通过第一ild 88暴露。在一些实施例中，掩模74可保留，在所述情况中，平坦化过程使第一ild 88的顶面与掩模74的顶面齐平。
48.在平坦化之后，虚设栅极72a可具有15nm到19nm的范围内的高度h3且虚设栅极72b可具有18nm到28nm的范围内的高度h4。在一些实施例中，虚设栅极72a及72b在平坦化之前具有类似高度且虚设栅极72b的高度h4在平坦化之后大于虚设栅极72a的高度h3，其可由于(例如)对虚设栅极72a的更大凹陷效应，例如来自更大图案密度。
49.在图13a及图13b中，虚设栅极72a及72b及掩模74(如果存在)在(几个)蚀刻步骤中移除以形成凹槽90a及90b。还可移除凹槽90a及90b中虚设电介质层60的部分。在一些实施例中，仅移除虚设栅极72a及72b，而虚设电介质层60保留且由凹槽90a及90b暴露。在一些实施例中，虚设电介质层60自晶粒的第一区域(例如核心逻辑区域)中的凹槽90a及90b移除且保留于晶粒的第二区域(例如输入/输出区域)中的凹槽90a及90b中。在一些实施例中，虚设栅极72a及72b通过各向异性干式蚀刻过程移除。例如，蚀刻过程可包含使用(几个)反应气体的干式蚀刻过程，其选择性蚀刻虚设栅极72a及72b且几乎不蚀刻第一ild 88或栅极间隔件86。各自凹槽90a及90b暴露及/或上覆于各自鳍片52的沟道区域58。各自沟道区域58放置于邻近对外延源极/漏极区域82之间。在移除期间，当蚀刻虚设栅极72a及72b时，虚设电介质层60可用作蚀刻停止层。虚设电介质层60接着可任选地在移除虚设栅极72a及72b之后移除。
50.在图14a及图14b中，形成栅极电介质层92a及92b(统称为栅极电介质层92)与栅极电极94a及94b(统称为栅极电极94)用于替换栅极。图14c说明图14b的区域89的详细图。为形成栅极电介质层92，一或多个层沉积于凹槽90a及90b中，例如在鳍片52的顶面及侧壁上及在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92还可形成于第一ild 88的顶面上。在一些实施例中，栅极电介质层92包括一或多个电介质层，例如氧化硅、氮化硅、
金属氧化物、金属硅酸盐或其类似者的一或多个层。例如，在一些实施例中，栅极电介质层92包含通过热或化学氧化形成的氧化硅的界面层及上覆高k电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅及其等的组合的金属氧化物或硅酸盐。栅极电介质层92可包含具有大于约7.0的k值的电介质层。栅极电介质层92的形成方法可包含分子束沉积(mbd)、ald、pecvd及其类似者。在其中虚设电介质层60的部分留在凹槽90a及90b中的实施例中，栅极电介质层92包含虚设电介质层60的材料(例如sio2)。
51.栅极电极94分别沉积于栅极电介质层92上方，且填充凹槽90的剩余部分。栅极电极94可包含含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其等的组合或其等的多个层。例如，尽管图14b中说明单层栅极电极94b，但栅极电极94b可包括任何数目个衬层91、任何数目个功函数调谐层93及填充材料95，如由图14c所说明。在填充凹槽90a及90b之后，可执行平坦化过程(例如cmp)以移除栅极电介质层92的过量部分与栅极电极94的材料，所述过量部分位于第一ild 88的顶面上方。栅极电极94与栅极电介质层92的材料的剩余部分因此形成所得finfet的替换栅极。栅极电极94与栅极电介质层92可统称为“栅极堆叠”。栅极与栅极堆叠可沿鳍片52的沟道区域58的侧壁延伸。
52.在n型区域50n及p型区域50p中形成栅极电介质层92可同时发生，使得各自区域中的栅极电介质层92由相同材料形成，且栅极电极94的形成可同时发生，使得各自区域中的栅极电极94由相同材料形成。在一些实施例中，各自区域中的栅极电介质层92可通过不同过程形成，使得栅极电介质层92可为不同材料，及/或各自区域中的栅极电极94可通过不同过程形成，使得栅极电极94可为不同材料。当使用不同过程时，可使用各种掩模步骤来掩模及暴露适当区域。
53.在图15a及图15b中，栅极掩模96a及96b(统称为栅极掩模96)形成于栅极堆叠(包含栅极电介质层92及对应栅极电极94)上方，且栅极掩模96可放置于栅极间隔件86的对置部分之间。在一些实施例中，形成栅极掩模96包含使栅极堆叠凹进，使得凹槽直接形成于栅极堆叠上方与栅极间隔件86的对置部分之间。包括电介质材料(例如氮化硅、氮氧化硅或其类似者)的一或多个层的栅极掩模96填充于凹槽中，接着进行平坦化过程以移除在第一ild 88上方延伸的电介质材料的过量部分。
54.在第一栅极区域100a中，在形成栅极掩模96a之后，栅极电极94a可具有8nm到11nm的范围内的高度h5及8nm到36nm的范围内的宽度w3。栅极掩模96a可具有0.5nm到2nm的范围内的高度h6。在第二栅极区域100b中，在形成栅极掩模96b之后，栅极电极94b可具有72nm到103nm的范围内的高度h7及72nm到240nm的范围内的宽度w4。栅极掩模96b可具有0.5nm到2nm的范围内的高度h8。
55.还如图15a及图15b中所说明，第二ild 108沉积于第一ild 88上方。在一些实施例中，第二ild 108是通过可流动cvd方法形成的可流动膜。在一些实施例中，第二ild 108由电介质材料(例如psg、bsg、bpsg、usg或其类似者)形成，且可通过任何适合方法(例如cvd及pecvd)沉积。随后形成的栅极触点110(图16a及图16b)穿透第二ild 108与栅极掩模96以接触凹进栅极电极94的顶面。
56.在图16a、图16b及图16c中，根据一些实施例，栅极触点110a及110b(统称为栅极触点110)及源极/漏极触点112穿过第二ild 108及第一ild 88形成，且图16c说明图16b中所展示的区域118的详细图且图16d说明图16b中所展示的区域119的详细图。用于源极/漏极
触点112的开口穿过第一ild 88及第二ild 108形成。开口可使用可接受光刻及蚀刻技术形成。衬层(未展示)(例如扩散阻障层、粘着层或其类似者)及导电材料可形成于开口中。衬层可包含钛、氮化钛、钽、氮化钽或其类似者。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍或其类似者。可执行平坦化过程(例如cmp)以自第二ild 108的表面移除过量材料。剩余衬层及导电材料形成源极/漏极触点112。可执行退火过程以在外延源极/漏极区域82与源极/漏极触点112之间的界面处形成硅化物。源极/漏极触点112物理及电耦合到外延源极/漏极区域82。
57.用于栅极触点110a及110b的开口分别穿过第二ild 108与栅极掩模96a及96b而形成。开口可使用可接受的光刻及蚀刻技术来形成。在形成用于栅极触点110a及110b的开口之后，开口首先内衬有相应衬层109a及109b。衬层109a及109b形成于开口的底面及侧壁上方且可在栅极电极94a及94b、栅极掩模96a及96b、源极/漏极触点112及第二ild 108的暴露表面上方延伸。衬层109a及109b包括tan、ta、tin、ti、co或其类似者或其等的组合的一或多个层，且可通过任何适合方法(例如cvd、pecvd、pvd、ald、peald、ecp、无电式电镀及其类似者)来沉积。在一些实施例中，衬层109a及109b包括ti底层及tin顶层。在一些实施例中，胶层(未说明)在形成衬层109a及109b之前形成于开口中。胶层可为tisi且可具有9nm到10nm的厚度。
58.在形成衬层109a及109b之后，分别用于栅极触点110a及110b的导电填充材料111a及111b经形成于开口中。导电填充材料111a及111b可为钴、铜、铜合金、银、金、钨、铝、镍，或其类似者。可执行平坦化过程(例如cmp)以自第二ild 108的表面移除过量材料。剩余衬层109a及109b及导电填充材料111a及111b形成栅极触点110a及110b，且分别物理及电耦合到栅极电极94a及94b。
59.栅极触点110a可为形成到22nm到26nm的范围内的高度h9及16nm到37nm的范围内的宽度w5。栅极触点110b可为形成到16nm到20nm的范围内的高度h10。栅极触点110b可具有比栅极触点110a的高度h9更小的高度h10，其可由于栅极触点110a形成于更高栅极电极94b上。
60.栅极触点110b可为形成到42nm到38nm的范围内的宽度w6，其可用于随后在栅极触点110b的顶面中形成具有铆钉形状轮廓的凹槽(见下文图19b)。较小高度h10可导致在随后形成具有铆钉形状轮廓的凹槽中过度蚀刻栅极触点110b。较宽宽度w6可导致凹槽具有较宽宽度及较浅深度，其可用于减少栅极触点110b的过度蚀刻。在一些实施例中，宽度w6与宽度w5的比率在1.2到2.6的范围内，且高度h10与高度h9的比率在1.2到1.6的范围内。
61.具有小于42nm的宽度w6的栅极触点110b可为不利的，因为其会导致在随后形成具有铆钉形状轮廓的凹槽时过度蚀刻栅极触点110b。具有大于38nm的宽度w6的栅极触点110b可为不利的，因为其会导致栅极触点110b的较短高度。
62.源极/漏极触点112与栅极触点110可在不同过程中形成，或可在相同过程中形成。尽管展示为形成于相同剖面中，但应了解，源极/漏极触点112与栅极触点110中的各者可形成于不同剖面中，其可避免触点短路。
63.在图17a到图17d中，形成第二接触蚀刻停止层(cesl)114及金属间电介质(imd)116。图17c说明图17b的区域118的详细图，且图17d说明图17b的区域119的详细图。第二cesl 114形成于第二ild 108、栅极触点110及源极/漏极触点112的顶面上。第二cesl 114
可包括或为氮化硅、碳氮化硅、碳氧化硅、氮化碳、氧化铝、类似者或其等的组合，且可通过cvd、等离子体增强cvd(pecvd)、ald或另一沉积技术沉积。
64.imd 116形成于第二cesl 114上且可包括或为二氧化硅、低k电介质材料、氮氧化硅、psg、bsg、bpsg、usg、fsg、osg、sio
xcy
、旋涂玻璃、旋涂聚合物、硅碳材料、teos、其等的化合物、其等的复合物、类似者或其等的组合。imd 116可通过旋涂、cvd、可流动cvd(fcvd)、pecvd、pvd或另一沉积技术沉积。
65.在图17c及图17d之后，图18a及图18b分别说明穿过imd 116及第二cesl 114到栅极触点110a及110b形成开口124a及124b。imd 116及第二cesl 114可经图案化以形成开口124a及124b，例如使用光刻及一或多个蚀刻过程。蚀刻过程可为干式蚀刻且可包含反应性离子蚀刻(rie)、中性束蚀刻(nbe)、电感耦合等离子体(icp)蚀刻、电容耦合等离子体(ccp)蚀刻、离子束蚀刻(ibe)、类似者或其等的组合。蚀刻过程可为各向异性的。在一些实施例中，蚀刻过程可包含使用第一气体的等离子体，第一气体包括四氟化碳(cf4)、甲烷(ch4)、六氟乙烷(c2f6)、八氟丙烷(c3f8)、氟仿(chf3)、二氟甲烷(ch2f2)、氟甲烷(ch3f)、氟化碳(例如c
xfy
，其中x可在自1到5的范围内且y可在自4到8的范围内)、类似者或其等的组合。等离子体可进一步使用第二气体，其包括氮气(n2)、氢气(h2)、氧气(o2)、氩气(ar)、氙气(xe)、氦气(he)、一氧化碳(co)、二氧化碳(co2)、羰基硫(cos)、类似者或其等的组合。可在蚀刻过程期间任选地供应惰性气体。在一些实施例中，开口124a形成到17nm到23nm的范围内的宽度w7，且开口124b形成到37nm到43nm的范围内的宽度w8。
66.图18a及图18b分别进一步说明在栅极触点110a及110b的顶面上形成残留区域126a及126b。残留区域126a及126b通过栅极触点110a及110b的顶面与来自形成开口124a及124b的蚀刻剂反应来形成。在一些实施例中，蚀刻剂可包括氟且残留区域126a及126b的材料可包括水溶性金属氟化物，例如(例如)氟化钴。
67.图19a及图19b分别说明在栅极触点110a及110b的顶面中形成凹槽128a及128b。在形成开口124a及124b之后，可执行湿式蚀刻(例如湿式清洁过程)以从栅极触点110a及110b移除残留区域126a及126b。执行湿式清洁过程以高效地从栅极触点110a及110b的表面移除残留区域126a及126b且移除imd 116的侧壁上的蚀刻副产物。在湿式清洁过程移除残留区域126a及126b之后，凹槽128a及128b可延伸到栅极触点110a及110b的相应顶面中。
68.在实施例中，湿式清洁过程可包含将半导体衬底50(见上文图17a及图17b)浸入去离子(di)水或另一适合化学品(其可在di水中稀释)中。在另一实施例中，湿式清洁过程使用氢氧化铵。在其中栅极触点110由含co材料制成的实施例中，di水可高效溶解可为水溶性金属氟化物(例如(例如)氟化钴)的残留材料，因此移除残留区域126a及126b的材料且在栅极触点110a及110b上形成凹槽128a及128b。在其它实施例中，可利用与栅极触点110的材料反应的化学蚀刻剂。凹槽128a及128b可形成为具有形成于第二cesl 114的底面下方的尖端129a及129b的凹面(例如栅极触点110上的上凹面)。因为湿式清洁过程是各向同性蚀刻过程，所以在溶液接触栅极触点110时各向同性及持续发生溶液与栅极触点110之间的化学反应，直到达到预定过程时段。凹槽128a及128b的尖端129a及129b分别从栅极触点110a及110b横向延伸且进一步延伸到第二cesl114的底面下方。尖端129a及129b可辅助随后形成于其中的材料以较佳粘着及挤压锚固及接合通路120及捕获用于随后cmp过程中的浆料(也可是指cmp浆料)且减少到达栅极触点110a及110b的cmp浆料量，由此减少栅极触点110a及
110b的进一步蚀刻。
69.因为栅极触点110b的宽度w6大于栅极触点110a的宽度w5，所以各向同性蚀刻过程可形成凹槽128a到比凹槽128b的深度d2更大的深度dl，且其可形成凹槽128a到比凹槽128b的宽度w10更小的宽度w9。深度d2小于深度d1可为有用的，因为栅极触点110b的高度h8小于栅极触点110a的高度h7且达成凹槽128b的更小深度d2可减少凹槽128b过度蚀刻穿过栅极触点110b到栅极电极94b中。此可用于减小接触电阻及提高高带宽内存的良率增益。
70.在一些实施例中，凹槽128a的深度dl在6nm到14nm的范围内，其可用于达成随后形成的导电触点(见下文图20a)的足够宽铆钉形底部部分以捕获用于随后cmp过程中的浆料。深度d1小于6nm可为不利的，因为随后形成的导电触点的宽度不足以捕获用于随后cmp过程中的浆料以导致栅极触点110a的非期望蚀刻。深度d1大于14nm可为不利的，因为随后形成的导电触点可具有非期望大宽度，其可导致与源极/漏极区域82或源极/漏极触点112短接(见上文图17b)。
71.在一些实施例中，凹槽128b的深度d2在6nm到10nm的范围内，其可用于达成随后形成的导电触点(见下文图20a)的足够宽铆钉形底部部分以捕获用于随后cmp过程中的浆料，无栅极触点110b的非期望过度蚀刻。深度d2小于6nm可为不利的，因为随后形成的导电触点的宽度不足以捕获用于随后cmp过程中的浆料以导致栅极触点110b的非期望蚀刻。深度d2大于10nm可为不利的，因为栅极触点110b可经过度蚀刻以导致更大接触电阻及更差器件性能。在一些实施例中，凹槽128a的宽度w9在0.4nm到3.2nm的范围内。
72.在分别在图19a及图19b之后的图20a及图20b中，导电构件130a及130b分别与相应栅极触点110a及110b一起形成于凹槽128a及开口124a及凹槽128b及开口124b中。在一些实施例中，导电构件130a及130b由包括钨的导电填充材料形成，其用ald过程沉积。包括钨及氟的前驱体可用于选择性ald，例如(例如)wf6。在其它实施例中，导电构件130a及130b可通过cvd、无电沉积(eld)、pvd、电镀或其它沉积技术形成。导电构件130a及130b可为或包括钨、钴、铜、钌、铝、金、银、其等的合金、类似者或其等的组合。当导电构件130a及130b分别大体上填充凹槽128a及128b及开口124a及124b时，沉积过程终止。例如，自开口124a及124b过度生长的过量导电构件130a及130b可通过使用平坦化过程(例如cmp)来移除。平坦化过程可自imd 116的顶面上方移除过量导电构件130a及130b。因此，导电构件130a及130b及imd 116的顶面可共面。导电构件130a及130b可为或可是指触点、插塞、金属插塞、导线、导电垫、通路、通路到互连层(v0)等等。导电构件130a及130b的底面上的较大接触面积可导致较低接触电阻以改良器件功能。
73.为较容易填充开口124a及124b，可形成无阻障层或粘着层的导电构件130a及130b。因此，导电构件130a及130b与imd 116之间的粘着性会降级，且导电构件130a及130b与imd 116之间可存在微小裂缝。在cmp过程期间，用于cmp过程中的浆料(也可是指cmp浆料)可通过裂缝向下渗入且到达栅极触点110a及110b。浆料对栅极触点110a及110b的材料(例如钴)可具有高蚀刻选择性(例如具有高蚀刻速率)，且因此可引起导电构件130a及130b的上表面凹进，由此引起导电构件130a及130b与下伏栅极触点110a及110b之间的不可靠电连接。通过用相应尖端129a及129b(见上文图19a及图19b)填充凹槽128a及128b，导电构件130a及130b可包括延伸到各自栅极触点110a及110b的顶面中的铆钉形底部部分。导电构件130a及130b的扩大铆钉形底部部分可捕获向下渗入裂缝的cmp浆料且可减少到达栅极触点
110a及110b的cmp浆料量，由此减少或防止栅极触点110a及110b凹进。
74.在一些实施例中，跨导电构件130b的铆钉形底部部分的对置外侧壁测量的宽度w10与跨导电构件130b的对置内侧壁测量的宽度w8的比率在1.2到1.5的范围内，其可有利于捕获向下渗入裂缝的cmp浆料且由此减少或防止栅极触点110b凹进。宽度w10与宽度w8的比率小于1.2可不利的，因为无法捕获向下渗入裂缝的cmp浆料且由此增加栅极触点110b凹进。宽度w10与宽度w8的比率大于1.5可为不利的，因为其会导致相邻栅极触点110b与源极/漏极触点112之间短路。
75.图20c到图20f说明根据一些实施例的穿过图20b中所展示的剖面d-d'的结构的俯视图。图20c说明其中栅极触点110b及导电构件130b包括矩形轮廓的实施例，其中导电构件130b包围栅极触点110b。图20d说明其中栅极触点110b及导电构件130b包括卵形轮廓的实施例，其中导电构件130b包围栅极触点110b。图20e说明其中栅极触点110b及导电构件130b包括正方形轮廓的实施例，其中导电构件130b包围栅极触点110b。图20f说明其中栅极触点110b及导电构件130b包括圆形轮廓的实施例，其中导电构件130b包围栅极触点110b。然而，一般技术人员将认识到，上文所描述的栅极触点110b及导电构件130b的俯视图轮廓仅为实例且不意谓限制当前实施例。可使用任何适合轮廓，且所有这些轮廓完全意欲包含于本文中所讨论的实施例的范围内。
76.所公开的finfet实施例还可应用于纳米结构器件，例如纳米结构(例如纳米片、纳米线、环绕式栅极或其类似者)场效应晶体管(nsfet)。在nsfet实施例中，鳍片由通过图案化沟道层及牺牲层的交替层的堆叠形成的纳米结构替换。虚设栅极堆叠及源极/漏极区域依类似于上述实施例的方式形成。在移除虚设栅极堆叠之后，可在沟道区域中部分或完全移除牺牲层。替换栅极结构依类似于上述实施例的方式形成，替换栅极结构可部分或完全填充通过移除牺牲层留下的开口，且替换栅极结构可部分或完全包围nsfet器件的区域沟道中的沟道层。ild及到替换栅极结构及源极/漏极区域的触点可依类似于上述实施例的方式形成。可如第2016/0365414号美国公开专利申请案中所公开般形成纳米结构器件，所述案的全文以引用的方式并入本文中。
77.实施例可提供优点。栅极触点形成于栅极结构上且接触插塞随后形成于栅极触点上。栅极触点具有比接触插塞更大的宽度，且接触插塞的铆钉形底部部分延伸到栅极触点中。接触插塞的铆钉形底部部分可减少来自随后执行的cmp的浆料对栅极触点的非期望蚀刻。具有比接触插塞更大的宽度的栅极触点可允许接触插塞的铆钉形底部部分更宽及更浅，其可减小非期望接触电阻且提高高带宽内存的良率增益。
78.根据实施例，一种半导体器件包含：第一栅极电极，其位于衬底上；第二栅极电极，其位于所述衬底上；第一导电触点，其位于所述第一栅极电极上，所述第一导电触点具有第一高度及第一宽度；第二导电触点，其位于所述第二栅极电极上，所述第二导电触点具有第二高度及第二宽度，所述第二高度小于所述第一高度，所述第二宽度大于所述第一宽度；蚀刻停止层(esl)，其位于所述第一导电触点及所述第二导电触点上；第三导电触点，其延伸穿过所述esl，所述esl悬在第三导电触点的一部分上，所述第三导电触点的凸底面物理接触所述第一导电触点的凹顶面，所述第三导电触点具有测量于所述esl的底面处的第三宽度；及第四导电触点，其延伸穿过所述esl，所述esl悬在所述第四导电触点的一部分上，所述第四导电触点的凸底面物理接触所述第二导电触点的凹顶面，所述第四导电触点具有测
量于所述esl的所述底面处的第四宽度，所述第四宽度大于所述第三宽度。在实施例中，所述第一导电触点及所述第二导电触点包含钴。在实施例中，所述第三导电触点及所述第四导电触点包含钨。在实施例中，所述半导体器件进一步包含所述第二栅极电极与所述esl之间的电介质层。在实施例中，所述第二导电触点的一部分中介于所述电介质层与所述第四导电触点之间。
79.根据另一实施例，一种半导体器件包含：第一沟道区域，其位于半导体衬底上；第二沟道区域，其位于所述半导体衬底上；第一栅极结构，其位于所述第一沟道区域上，所述第一栅极结构包含第一栅极电极，所述第一栅极电极具有第一高度；第二栅极结构，其位于所述第二沟道区域上，所述第二栅极结构包含第二栅极电极，所述第二栅极电极具有第二高度，所述第二高度大于所述第一高度；第一电介质层，其位于所述第一栅极结构及所述第二栅极结构上；第一导电触点，其位于所述第一栅极电极上，所述第一导电触点延伸到所述第一电介质层的顶面；第二导电触点，其位于所述第二栅极电极上，所述第二导电触点延伸到所述第一电介质层的所述顶面；蚀刻停止层(esl)，其位于所述第一电介质层上，所述esl覆盖所述第一导电触点的一部分及所述第二导电触点的一部分；第三导电触点，其包含：第一底部部分，其位于所述esl的下表面下方，在俯视图中，所述第一底部部分由所述第一导电触点包围，所述第一底部部分在所述esl的所述下表面下方延伸，所述第一底部部分具有第三宽度；及第一顶部部分，其位于所述esl的所述下表面上方；及第四导电触点，其包含：第二底部部分，其位于所述esl的所述下表面下方，在所述俯视图中，所述第二底部部分由所述第二导电触点包围，所述第二底部部分在所述esl的所述下表面下方延伸，所述第二底部部分具有第四宽度，所述第四宽度大于所述第三宽度；及第二顶部部分，其位于所述esl的所述下表面上方。在实施例中，所述第二导电触点包含衬层及导电填充材料。在实施例中，所述衬层包含钛。在实施例中，所述导电填充材料包含钴。在实施例中，所述导电填充材料的一部分中介于所述衬层与所述第四导电触点之间。
80.根据又一实施例，一种形成半导体器件的方法包含：在第一栅极电极及第二栅极电极上沉积第一电介质层，所述第一栅极电极及所述第二栅极电极从衬底延伸；穿过所述第一电介质层形成第一导电材料，所述第一导电材料的第一部分具有第一高度及第一宽度，所述第一导电材料的第二部分具有第二高度及第二宽度，所述第一高度大于所述第二高度，所述第二宽度大于所述第一宽度；在所述第一导电材料及所述第一电介质层上方形成蚀刻停止层(esl)；在所述esl上沉积第二电介质层；穿过所述第二电介质层及所述esl蚀刻第一开口，所述第一开口延伸到所述第一导电材料的所述第一部分中，在俯视图中，所述第一开口由所述第一导电材料的所述第二部分包围，所述esl悬在所述第一开口的一部分上；穿过所述第二电介质层及所述esl蚀刻第二开口，所述第二开口延伸到所述第一导电材料的所述第二部分中，在所述俯视图中，所述第二开口由所述第一导电材料包围，所述esl悬在所述第一开口的一部分上；及用第二导电材料填充所述第一开口及所述第二开口。在实施例中，所述第一导电材料包含钴。在实施例中，所述第二导电材料包含钨。在实施例中，蚀刻所述第一开口及所述第二开口包含干式蚀刻及湿式蚀刻。在实施例中，所述干式蚀刻包含氟。在实施例中，所述氟与所述第一导电材料的顶面反应以形成包含水溶性氟化物的残留区域。在实施例中，所述湿式蚀刻系包含去离子(di)水的湿式清洁过程。在实施例中，所述di水移除所述残留区域。在实施例中，所述第一开口延伸到所述esl的底面下方的所述
第一导电材料的所述第一部分中达6nm到14nm的范围内的第一深度。在实施例中，所述第二开口延伸到所述esl的底面下方的所述第一导电材料的所述第二部分中达6nm到10nm的范围内的第二深度。
81.上文已概述几个实施例的特征，使得所属领域的技术人员可较佳理解本公开的方面。所属领域的技术人员应了解，其可易于将本公开用作用于设计或修改用于实施相同目的及/或达成本文中所引入的实施例的相同优点的其它操作及结构的基础。所属领域的技术人员还应意识到，这些等效构造不应背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下对本文作出各种改变、替换及更改。
82.[符号的说明]
[0083]
20:分隔线
[0084]
22:分隔线
[0085]
50:衬底
[0086]
50n:n型区域
[0087]
50p:p型区域
[0088]
52:鳍片
[0089]
54:绝缘材料
[0090]
56:浅沟槽隔离(sti)区域
[0091]
58:沟道区域
[0092]
60:虚设电介质层
[0093]
62a:虚设栅极层
[0094]
62b:虚设栅极层
[0095]
64:掩模层
[0096]
72:虚设栅极
[0097]
72a:虚设栅极
[0098]
72b:虚设栅极
[0099]
74:掩模
[0100]
80:栅极密封间隔件
[0101]
82:源极/漏极区域
[0102]
86:栅极间隔件
[0103]
87:第一接触蚀刻停止层(cesl)
[0104]
88:第一层间电介质(ild)
[0105]
89:区域
[0106]
90:凹槽
[0107]
90a:凹槽
[0108]
90b:凹槽
[0109]
91:衬层
[0110]
92:栅极电介质层
[0111]
92a:栅极电介质层
[0112]
92b:栅极电介质层
[0113]
93:功函数调谐层
[0114]
94:栅极电极
[0115]
94a:栅极电极
[0116]
94b:栅极电极
[0117]
95:填充材料
[0118]
96:栅极掩模
[0119]
96a:栅极掩模
[0120]
96b:栅极掩模
[0121]
100a:第一栅极区域
[0122]
100b:第二栅极区域
[0123]
108:第二ild
[0124]
109a:衬层
[0125]
109b:衬层
[0126]
110:栅极触点
[0127]
110a:栅极触点
[0128]
110b:栅极触点
[0129]
111a:导电填充材料
[0130]
111b:导电填充材料
[0131]
112:源极/漏极触点
[0132]
114:第二cesl
[0133]
116:金属间电介质(imd)
[0134]
118:区域
[0135]
119:区域
[0136]
120:通路
[0137]
124a:开口
[0138]
124b:开口
[0139]
126a:残留区域
[0140]
126b:残留区域
[0141]
128a:凹槽
[0142]
128b:凹槽
[0143]
129a:尖端
[0144]
129b:尖端
[0145]
130a:导电构件
[0146]
130b:导电构件
[0147]
d1:深度
[0148]
d2:深度
[0149]
h1:高度
[0150]
h2:高度
[0151]
h3:高度
[0152]
h4:高度
[0153]
h5:高度
[0154]
h6:高度
[0155]
h7:高度
[0156]
h8:高度
[0157]
h9:高度
[0158]
h10:高度
[0159]
w1:宽度
[0160]
w2:宽度
[0161]
w3:宽度
[0162]
w4:宽度
[0163]
w5:宽度
[0164]
w6:宽度
[0165]
w7:宽度
[0166]
w8:宽度
[0167]
w9:宽度
[0168]
w10:宽度。