集成电路及其形成方法与流程

1.本发明的实施例涉及集成电路及其形成方法。


背景技术：

2.对提高包括智能手机、平板电脑、台式计算机、笔记本计算机和许多其他类型电子器件的电子器件的计算能力的需求一直存在。集成电路为这些电子器件提供计算能力。增加集成电路中计算能力的一种方法是增加可以包括在半导体衬底的给定区域中的晶体管和其他集成电路部件的数量。
3.纳米结构晶体管可以帮助提高计算能力，因为纳米结构晶体管可以非常小并且可以比传统晶体管具有改进的功能。纳米结构晶体管可以包括充当晶体管的沟道区的多个半导体纳米结构(例如纳米线、纳米片等)。栅电极可以包括围绕半导体纳米结构的各种栅极金属。获得具有期望特性的栅电极可能很困难。


技术实现要素：

4.本发明的一些实施例提供了一种形成集成电路的方法，包括：在第一纳米结构晶体管的第一半导体纳米结构之间和第二纳米结构晶体管的第二半导体纳米结构之间形成片间填充层；从第一半导体纳米结构之间去除片间填充层；在第一半导体纳米结构之间和第二半导体纳米结构上形成第一栅极金属层，同时片间填充层在第二半导体纳米结构之间；从第二半导体纳米结构去除第一栅极金属层和片间填充层；以及在第二半导体纳米结构之间和第一半导体纳米结构上方的第一栅极金属层上形成第二栅极金属层。
5.本发明的另一些实施例提供了一种集成电路，包括：第一纳米结构晶体管，包括多个第一半导体纳米结构；第二纳米结构晶体管，包括多个第二半导体纳米结构；片间填充层，位于第二半导体纳米结构之间；以及第一栅极金属层，位于第一半导体纳米结构之间和在第二半导体纳米结构的侧面上。
6.本发明的又一些实施例提供了一种集成电路，包括：第一纳米结构晶体管，包括多个第一半导体纳米结构；第二纳米结构晶体管，包括多个第二半导体纳米结构；栅极介电层，围绕第一半导体纳米结构和第二半导体纳米结构；第一栅极金属层，填充第一半导体纳米结构之间的空间；以及第二栅极金属层，填充第二半导体纳米结构之间的空间，其中，在第二半导体纳米结构之间的第一栅极金属层具有小于0.2nm的厚度。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
8.图1a至图1l是根据一些实施例的集成电路在各个处理阶段处的立体图。
9.图1m至图1y是根据一些实施例的集成电路在各个处理阶段处的截面图。
10.图2a至图2d是根据一些实施例的集成电路在各个处理阶段处的截面图。
11.图3a至图3c是根据一些实施例的集成电路在各个处理阶段处的截面图。
12.图4a和图4b是根据一些实施例的集成电路在各个处理阶段处的截面图。
13.图5是根据一些实施例的用于形成集成电路的方法的流程图。
14.图6a至图6f是根据一些实施例的在处理的连续中间阶段的集成电路的立体图。
15.图6g至图6l是根据一些实施例的集成电路在处理的连续中间阶段的截面图。
具体实施方式
16.在以下描述中，针对集成电路管芯内的各个层和结构描述了许多厚度和材料。特定尺寸和材料用于各个实施例的实例的方式给出。根据本公开，本领域技术人员将认识到，在不脱离本公开的范围的情况下，可以在许多情况下使用其他尺寸和材料。
17.本发明提供了用于实现本公开的不同部件的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
18.而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
19.在以下描述中，阐述了某些具体细节以提供对本公开的各个实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，未详细描述与电子组件和制造技术相关联的众所周知的结构以避免不必要地模糊本公开的实施例的描述。
20.除非上下文另有要求，在整个说明书和随后的权利要求中，“包括”一词及其变体，例如“包括”和“包含”，应以开放的、包容性的意义来解释，即，如“包括但不限于”。
21.诸如第一、第二和第三之类的序数的使用并不一定意味着排序的顺序感，而可能只是区分事件或结构的多个实例。
22.在整个说明书中对“一个实施例”或“实施例”的引用意味着结合实施例描述的特定部件、结构或特性被包括在至少一些实施例中。因此，在本说明书各处出现的短语“在一个实施例中”、“在实施例中”或“在一些实施例中”不一定都指代相同的实施例。此外，特定部件、结构或特性可以在一个或多个实施例中以任何合适的方式组合。
23.本说明书和所附权利要求中使用的单数形式“一”、“一个”和“这个”包括复数形式，除非内容另有明确规定。还应注意，除非内容另有明确规定，否则术语“或”通常以其包括“和/或”的含义使用。
24.本公开的实施例提供一种包括纳米结构晶体管的集成电路，每个晶体管均具有对
应于晶体管的沟道区的多个半导体纳米结构。本公开的实施例为具有不同阈值电压的晶体管提供改进的栅极金属层形成。特别地，在两个晶体管的半导体纳米结构之间形成了片间填充层(inter-sheet filler layer)。在沉积第一栅极金属之前，从第一晶体管的半导体纳米结构之间完全去除片间填充层。片间填充层从侧面去除，但不从第二类型晶体管的半导体纳米结构之间去除。然后沉积第一栅极金属层。第一栅极金属层填充第一类型晶体管的半导体纳米结构之间的间隙。片间填充层阻止第一栅极金属层填充第二类型晶体管的半导体纳米结构之间的间隙。由于第一栅极金属层从不进入第二晶体管的半导体纳米结构之间的间隙，因此第二晶体管的半导体纳米结构不会暴露于长时间的蚀刻工艺以从半导体纳米结构之间完全去除第一栅极金属。结果是第二晶体管的栅极介电材料不会被蚀刻工艺侵蚀。此外，第一和第二晶体管具有更不同的阈值电压。晶体管的性能和整体晶圆良率得到改善。
25.图1a至图1l是根据一些实施例的集成电路100在处理的连续中间阶段的立体图。图1a至图1l图示了用于生产包括纳米结构晶体管的集成电路的示例性工艺。图1a至图1l图示了如何根据本公开的原理以简单且有效的工艺形成这些晶体管。在不脱离本公开的范围的情况下，可以利用其他工艺步骤和工艺步骤的组合。纳米结构晶体管可以包括全环栅晶体管、多桥晶体管、纳米片晶体管、纳米线晶体管或其他类型的纳米结构晶体管。
26.纳米结构晶体管结构可以通过任何合适的方法图案化。例如，可以使用一种或多种光刻工艺，包括双重图案化或多重图案化工艺，对结构进行图案化。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单次直接光刻工艺可获得的节距更小的节距的图案。例如，在一些实施例中，牺牲层形成在衬底上方并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化纳米结构。
27.在图1a中，集成电路100包括半导体衬底102。在一些实施例中，衬底102包括在至少表面部分上的单晶半导体层。衬底102可以包括单晶半导体材料，例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、 ingaas、gasbp、gaassb和inp。在此处描述的示例工艺中，衬底102包括si，但是在不脱离本公开的范围的情况下可以使用其他半导体材料。
28.衬底102可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可用于逐渐将晶格常数从衬底的晶格常数改变为源极/漏极区的晶格常数。缓冲层可由外延生长的单晶半导体材料形成，例如但不限于si、ge、gesn、 sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、 gap和inp。衬底102可包括已适当掺杂的掺杂物(例如，p型或n型导电性) 的各个区域。掺杂剂例如是n型晶体管的硼(bf2)和p型晶体管的磷。
29.集成电路100包括多个半导体纳米结构104。半导体纳米结构104是半导体材料层。半导体纳米结构104对应于将由所述工艺产生的纳米结构晶体管的沟道区。半导体纳米结构104形成在衬底102上方。半导体纳米结构104可以包括si，ge、sige、gaas、insb、gap、gasb、inalas、ingaas、 gasbp、gaassb和inp的一层或多层。在一些实施例中，半导体纳米结构 104是与衬底102相同的半导体材料。在不脱离本公开的范围的情况下，其他半导体材料可用于半导体纳米结构104。在本文所述的非限制性实例中，半导体纳米结构104和衬底102是硅。纳米结构104可以包括纳米片、纳米线或用作纳米结构晶体管的沟道区的其他类型的合适的结构或形状。
30.集成电路100包括位于半导体纳米结构104之间的多个牺牲半导体纳米结构106。牺牲半导体纳米结构106包括与半导体纳米结构104不同的半导体材料。在半导体纳米结构104包括硅的实例中，牺牲半导体纳米结构106可以包括sige。
31.在一些实施例中，半导体纳米结构104和牺牲半导体纳米结构106通过交替的外延生长工艺从半导体衬底102形成。执行交替的外延生长工艺直到已形成选定数量的半导体纳米结构104和牺牲半导体纳米结构106。
32.在图1a中，存在三个半导体纳米结构104。然而，实际上，可能存在比三个多得多的半导体纳米结构104。例如，每个全栅极晶体管可以包括介于3个到10个之间的半导体纳米结构104。在不脱离本公开的范围的情况下，可以使用其他数量的半导体纳米结构104。
33.半导体纳米结构104的垂直厚度可以在2nm和15nm之间。牺牲半导体纳米结构106的厚度可以在5nm和15nm之间。在不脱离本公开的范围的情况下，其他厚度和材料可用于半导体纳米结构104和牺牲半导体纳米结构106。
34.在一些实施例中，牺牲半导体纳米结构106对应于具有第一半导体成分的第一牺牲外延半导体区域。在随后的步骤中，牺牲半导体纳米结构106 将被去除并替换为其他材料和结构。为此，半导体纳米结构106被描述为牺牲性的。
35.在图1b中，已经在牺牲半导体纳米结构106、半导体纳米结构104和衬底102中形成沟槽108。可以通过在顶部牺牲半导体纳米结构106上沉积硬掩模层110来形成沟槽108。使用标准光刻工艺图案化和蚀刻硬掩模层110。在硬掩模层110已经被图案化和蚀刻之后，在未被硬掩模层110 覆盖的位置处蚀刻牺牲半导体纳米结构106、半导体纳米结构104和衬底 104。蚀刻工艺导致形成沟槽108。蚀刻工艺可以包括多次蚀刻步骤。例如，第一蚀刻步骤可以蚀刻顶部牺牲半导体纳米结构。第二蚀刻步骤可以蚀刻顶部半导体纳米结构104。可以重复这些交替的蚀刻步骤直到在暴露区域处的所有牺牲半导体纳米结构106和半导体纳米结构104被蚀刻。最后的蚀刻步骤可以蚀刻衬底102。在其他实施例中，可以在单次蚀刻工艺中形成沟槽108。
36.沟槽108限定了三列或堆叠半导体纳米结构104和牺牲半导体纳米结构106。这些列或堆叠件中的每个对应于最终将由本文所述的进一步处理步骤产生的单独的全环栅晶体管。特别地，每列或堆叠件中的半导体纳米结构104将对应于特定的全环栅纳米结构晶体管的沟道区。
37.硬掩模层110可以包括铝、alo、sin和其他合适的材料中的一种或多种。硬掩模层110可具有介于5nm与50nm之间的厚度。硬掩模层110可以通过pvd工艺、ald工艺、cvd工艺或其他合适的沉积工艺来沉积。在不脱离本公开的范围的情况下，硬掩模层110可以具有其他厚度、材料和沉积工艺。
38.在图1c中，浅沟槽隔离区已经形成在沟槽108中。可以通过在沟槽 108中沉积介电材料并且通过使沉积的介电材料凹陷使得介电材料低于最低的牺牲半导体纳米结构106而形成浅沟槽隔离区。
39.浅沟槽隔离区112可用于分隔与半导体衬底102结合形成的单个晶体管或晶体管组。用于浅沟槽隔离区112的介电材料可包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、氟掺杂硅酸盐玻璃(fsg)或低k介电材料，并且通过lpcvd(低压化学汽相沉积)、等离子体增强cvd或可流动cvd形成。在不脱离本公开的范围的情况下，可以将其他材料和结构
用于浅沟槽隔离区112。在图1d中，浅沟槽隔离的材料已通过一种或多种湿法或干法蚀刻工艺回蚀刻。
40.在图1e中，包覆层114已经沉积在半导体纳米结构104和牺牲半导体纳米结构106的侧面上以及硬掩模层110上。包覆层114限定了相邻的半导体纳米结构列的包覆层114之间的间隙116。包覆层114可以通过从半导体纳米结构104、牺牲半导体纳米结构106和硬掩模层110的外延生长形成。可选地，包覆层114可以通过化学汽相沉积(cvd)工艺沉积。在不脱离本公开的范围的情况下，可以利用其他工艺来沉积包覆层114。
41.在图1f中，多晶硅层126已经沉积在包覆层114、顶部半导体纳米结构104的顶表面上和高k介电层124上。多晶硅层126可以具有介于20nm 和100nm的厚度。多晶硅层126可以通过外延生长、cvd工艺、物理汽相沉积(pvd)工艺或ald工艺沉积。在不脱离本公开的范围的情况下，可以使用其他厚度和沉积工艺来沉积层多晶硅126。
42.在图1f中，介电层128已经沉积在多晶硅层126上。介电层130已经形成在介电层128上。在一个实例中，介电层128包括氮化硅。在一实例中，介电层130包括氧化硅。介电层128和130可以通过cvd沉积。介电层128可具有介于5nm与15nm之间的厚度。介电层130可具有介于15nm 与50nm之间的厚度。在不脱离本公开的范围的情况下，其他厚度、材料和沉积工艺可用于介电层128和130。
43.介电层128和130已经被图案化和蚀刻以形成用于多晶硅层126的硬掩模。可以使用标准光刻工艺来图案化和蚀刻介电层128和130。在介电层128和130已经被图案化和蚀刻以形成硬掩模之后，多晶硅层126被蚀刻，使得仅在介电层128和130正下方的多晶硅保留。结果是多晶硅鳍。此外，除了在多晶硅层126的剩余部分正下方之外的所有位置处去除包覆层114。可以在对多晶硅层进行图案化的同一蚀刻工艺中去除包覆层114。可选地，可以在蚀刻多晶硅层126之后在单独的蚀刻工艺中去除包覆层 114。
44.在图1g中，从不在多晶硅层126下方的区域去除牺牲半导体纳米结构 106。可以使用蚀刻剂去除牺牲半导体纳米结构106，该蚀刻剂相对于半导体纳米结构104选择性蚀刻牺牲半导体纳米结构106。在一些实施例中，牺牲半导体纳米结构106也可以在由多晶硅层126以及介电层128和130 形成的伪栅极结构下方凹进。这可以促进在凹进区域中形成内部间隔件。
45.在图1h中，栅极间隔件层132已经沉积在半导体纳米结构104的暴露顶表面上，以及多晶硅层126和介电层128和130的侧壁上。在一个实例中，栅极间隔件层132包括sicon。栅极间隔件层132可以通过cvd、pvd 或ald沉积。在不脱离本公开的范围的情况下，可以使用其他材料和沉积工艺用于栅极间隔件层132。
46.在图1i中，执行蚀刻工艺以去除栅极间隔件层132的部分。蚀刻工艺在向下方向上选择性地蚀刻。结果是从介电层130的顶部上和从未由多晶硅层126覆盖的区域中的半导体纳米结构104的顶部去除栅极间隔件层 132。在图1i中，间隔件层133已经沉积在半导体纳米结构104的暴露部分之间。间隔件层133可以通过ald工艺、cvd工艺或其他合适的工艺沉积。在一个实例中，间隔件层133包括氮化硅。间隔件层133可以与栅极间隔件层132同时或分开形成。在不脱离本公开的范围的情况下，可以利用其他工艺、结构和材料来形成栅极间隔件层132和间隔件层133。
47.如前所述，当伪栅极结构外部的牺牲半导体纳米结构106被去除时，牺牲半导体纳
米结构106可以在伪栅极结构下方凹进。当形成间隔件层133 时，间隔件层133的部分形成在由伪栅极结构下面的牺牲半导体纳米结构 106留下的凹槽中。间隔件层133和凹槽可以帮助确保源极区和漏极区不会直接接触随后将形成的栅极金属。在这个意义上，间隔件层133的部分也可以作为内部间隔件层。
48.在图1j中，源极和漏极区138已经形成。源极和漏极区138包括半导体材料。源极和漏极区138可以从半导体纳米结构104外延生长。源极和漏极区138可以从半导体纳米结构104或从衬底102外延生长。在n型晶体管的情况下，源极和漏极区138可以掺杂有n型掺杂剂种类。在p型晶体管的情况下，源极区和漏极区138可以掺杂有p型掺杂剂种类。可以在外延生长期间原位进行掺杂。
49.源极和漏极区138可以具有不同的结构并且可以用与上述不同的工艺形成。例如，可以去除纳米结构104的暴露部分之间的间隔件层133，同时留下间隔件层133中被描述为伪栅极结构下方的内部间隔件层的部分，以防止源极和漏极区138直接接触随后形成的栅电极。然后可以执行外延生长以从纳米结构104的暴露部分生长源极和漏极区138。在这种情况下，源极和漏极材料将填充纳米结构104的暴露部分之间的空间。在另一个实例中，可以完全去除纳米结构104的暴露部分。然后可以从衬底102外延生长或以其他方式沉积或形成源极和漏极区138。
50.在图1k中，已经执行蚀刻工艺以从多晶硅层126上方去除介电层128 和130。蚀刻工艺还去除栅极间隔件层132的部分。可以利用多次蚀刻步骤来去除介电层128和130以及栅极间隔件层132的部分。
51.在去除介电层128和130之后，沉积层间介电层142。层间介电层142 可以包括氧化硅。层间介电层142可以通过cvd、ald或其他合适的工艺沉积。在不脱离本公开的范围的情况下，其他材料和工艺可用于层间介电层142。可执行cmp工艺以使层间介电层142的顶面与多晶硅层126的顶面平齐。
52.在形成层间介电层142之后，执行蚀刻工艺以去除多晶硅层126。多晶硅层126的去除形成栅极沟槽144。栅极沟槽144暴露半导体纳米结构 104和牺牲半导体纳米结构106的未被去除的部分。
53.在图1l中，通过相对于半导体纳米结构104选择性地蚀刻牺牲半导体纳米结构106，从半导体纳米结构104之间去除了牺牲半导体层106的剩余部分。
54.图1m至图1y是根据一些实施例的集成电路100在处理的中间阶段的截面图。图1m至图1y的截面图沿图1l所示的截线m截取。截面图显示了三个不同的全环栅晶体管150a、150b和150c的半导体纳米结构104a、 104b和104c。虽然图1l示出了两个晶体管的形成，但图1m至图1y示出了三个晶体管150a、150b和150c，因为一些实施例提供了三种类型的晶体管，每一种都具有不同的阈值电压。
55.在图1m中，界面介电层152a、152b和152c形成在半导体纳米结构 104a、104b和104c上。界面介电层152a形成于半导体纳米结构104a上。界面介电层152b形成于半导体纳米结构104b上。界面介电层152c沉积在半导体纳米结构104c上。界面介电层152a至152c与半导体纳米结构104a 至104c直接接触。
56.界面介电层152a至152c可以包括介电材料，例如氧化硅、氮化硅或其他合适的介电材料。界面介电层152a至152c可包括相对于高k介电材料(例如氧化铪或其他可用于晶体
管的栅极电介质的高k介电材料)的相对低k电介质。
57.界面介电层152a至152c可以通过热氧化工艺、化学汽相沉积(cvd) 工艺或原子层沉积(ald)工艺形成。界面介电层可具有介于0.5nm与2nm 之间的厚度。选择用于界面介电层的厚度的一个考虑是在半导体纳米结构 104a至104c之间为栅极金属留出足够的空间，如下文将更详细地解释。在不脱离本公开的范围的情况下，其他材料、沉积工艺和厚度可以用于界面介电层。在一些实施例中，界面介电层152a至152c在相同的沉积工艺中同时形成。
58.在图1n中，高k介电层154a、154b和154c已经形成在晶体管150a、 150b和150c的半导体纳米结构104a、104b和104c上。特别地，高k栅极介电层154a形成在晶体管150a的半导体纳米结构104a上的界面介电层 152a上。高k栅极介电层154b形成于晶体管150b的半导体纳米结构104b 上的界面介电层152b上。高k栅极介电层154c形成于晶体管150c的半导体纳米结构104c上的界面介电层152c上。在一些实施例中，在相同的沉积工艺中同时形成高k栅极介电层154a至154c。
59.高k栅极介电层154a至154c和界面介电层152a至152c将半导体纳米结构104与将在后续步骤中沉积的栅极金属物理分离。高k栅极介电层 154a至154c和界面介电层152a至152c将栅极金属与对应于晶体管150a 至150c的沟道区的半导体纳米结构104a至104c隔离。
60.高k栅极介电层154a至154c包括一层或多层介电材料，例如hfo2、 hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料和/或它们的组合。高k栅极介电层154a至154c可以通过cvd、ald或任何合适的方法形成。在一些实施例中，高k栅极介电层154a至154c使用高度共形沉积工艺(例如ald)形成以确保在每个半导体纳米结构104周围形成具有均匀厚度的栅极介电层。在一些实施例中，高k电介质的厚度在约1nm至约 3nm的范围内。在不脱离本公开的范围的情况下，其他厚度、沉积工艺和材料可用于高k栅极介电层154a至154c。高k栅极介电层154a至154c 可以包括第一层以及第二层，第一层包括具有包括la和mg的偶极子掺杂的hfo2，第二层包括具有结晶的较高kzro层。
61.界面介电层152a和高k栅极介电层154a共同形成晶体管150a的栅极介电层。界面介电层152b和高k栅极介电层154b共同形成晶体管150b 的栅极介电层。界面介电层152c和高k栅极介电层154c共同形成晶体管 150c的栅极介电层。
62.在进一步讨论晶体管150a、150b和150c的形成之前，讨论一些可以影响晶体管150a至150c的功函数的一些方面是有益的。存在具有不同阈值电压的多种类型的晶体管之所以是有益的，可能有多种原因。例如，具有较高阈值电压的晶体管通常可以承受跨越其端子间的较高电压。这种高阈值电压晶体管可以用作耦合到集成电路100的端子的i/o晶体管。这些 i/o晶体管可能会受到来自外部电路至集成电路的或者由于静电电荷的积累而造成的特别高的电压。较低阈值电压的晶体管可以用作集成电路100 的核心晶体管。核心晶体管可以用作集成电路100的逻辑和计算中心。为了降低功耗，核心晶体管可以接收相对较小的供应电压，并且因此，可以受益于较低的阈值电压。在集成电路100中可以存在具有不同阈值电压的三种或更多种不同类型的晶体管。
63.与晶体管的栅电极相关的功函数强烈影响晶体管的阈值电压。基于充当栅电极的材料或材料的组合，可以选择性地增加或降低晶体管的功函。第一类型晶体管的栅电极可
以仅包括第一栅极金属，并且因此可以具有第一功函数。第二类型晶体管的栅电极可以包括第一栅极金属和第二栅极金属，并且因此可以具有不同于第一功函数的第二功函数。第三类型晶体管的栅电极可以包括第一栅极金属、第二栅极金属和第三栅极金属，并且因此可以具有不同于第一功函数和第二功函数的第三功函数。
64.如果在每种类型晶体管的栅极电介质上以毯式沉积方式沉积各个栅极金属，那么将从某些类型晶体管的半导体纳米结构之间去除一些栅极金属，以产生不同的功函数。然而，从不打算包括栅极金属的晶体管的半导体纳米结构之间去除栅极金属会导致一些缺陷。例如，从晶体管的半导体纳米结构之间完全去除栅极金属可能非常困难。可以使用特别长且有效的蚀刻工艺来从特定类型晶体管的半导体纳米结构之间去除栅极金属。作为蚀刻工艺的结果，不仅去除可能不完全，而且半导体纳米结构侧面的高k栅极电介质的厚度可能显着减小。高k栅极电介质地厚度的减小会严重影响晶体管的性能。剩余的栅极金属存在于栅极金属不打算作为栅电极的部分的晶体管的半导体纳米结构之间，会导致与其他类型的晶体管相比，功函数不像期望的那样清楚。简而言之，在意欲去除栅极金属的晶体管的半导体纳米结构之间沉积栅极金属会导致在功函数区分和整体晶体管功能方面的严重缺陷。
65.通过利用易于去除的片间填充层来阻止栅极金属在不打算保留栅极金属作为栅电极的部分的晶体管的半导体纳米结构之间的沉积，本公开的一些实施例克服了上述缺点。在沉积高k栅极介电层154a至154c之后，可以在每个晶体管150a至150c的半导体纳米结构104a至104c之间沉积片间填充层。然后可以在栅极金属沉积工艺之间，从每种类型的晶体管之间选择性且连续地去除片间填充层，从而使栅极金属不会沉积在不打算将栅极金属作为栅电极的部分的晶体管的半导体纳米结构之间。这将关于随后的图更详细地描述。结果是多种类型的晶体管具有不同的阈值电压和稳健的栅极电介质。晶圆产量和器件性能显着提高
66.在图1o中，片间填充层156a至156c已经沉积在半导体纳米结构104a 至104c上。片间填充层156a沉积在晶体管150a的半导体纳米结构104a 上的高k介电层154a上。片间填充层156a填充半导体纳米结构104a之间的空间。片间填充层156b沉积在晶体管150b的半导体纳米结构104b上的高k介电层154b上。片间填充层156b填充半导体纳米结构104b之间的空间。片间填充层156c沉积在晶体管150c的半导体纳米结构104c上的高k 介电层154c上。片间填充层156c填充半导体纳米结构104c之间的空间。
67.片间填充层156a至156c可以包括相对于高k栅极介电层154a至154c 的材料具有高蚀刻选择性的材料。在一些实施例中，片间填充层156a至 156c可以包括si、alticn、tic、alc、tin、aln、al2o3或sio2。片间填充层可以通过ald工艺沉积。可选地，片间填充层156a至156c可以通过cvd工艺、pvd工艺或其他合适的沉积工艺来沉积。选择片间填充层 156a至156c的厚度以确保片间填充层156a至156c完全填充每个晶体管 150a至150c的相邻半导体纳米结构104a至104c之间的间隙。在一个实例中，在半导体纳米结构104a上沉积高k栅极介电层154a之后，在一些实例中，相邻纳米结构104a的高k栅极介电层154a之间的垂直间隙可介于和之间。因此，在一些实施例中，片间填充层156a至156c的厚度可介于和之间。在不脱离本公开的范围的情况下，其他材料、沉积工艺和厚度可用于片间填充层156a至156c。在一些实施例中，片间填充层156a至156c可以在单个沉积工艺中同时沉积。在图1p中，已经对片间填充层156a至156c执行了各向异性蚀刻工艺。蚀刻工艺在垂直方
向上选择性地蚀刻。结果是从每个晶体管150a至150c中的半导体纳米结构104a 至104c的侧面和从顶部纳米结构104a至104c的顶表面去除片间填充层 156a至156c。片间填充层156a至156c保留在半导体纳米结构104a至104c 之间。蚀刻工艺可包括湿蚀刻、干蚀刻或湿蚀刻和干蚀刻的组合。在一些实施例中，蚀刻工艺包括侧壁转化处理，该处理包括低温o2暴露或h2o2去离子水湿法化学氧化。湿蚀刻还包括利用mr、mr3或mr1的选定湿蚀刻。随后的干蚀刻工艺可以包括使用基于wcl5或tacl5的具有cf4或c2f6等离子体的选定氧化物蚀刻的蚀刻。干蚀刻可以进一步包括各向异性原子自由基处理，该处理包括h2、f2或其他合适的蚀刻。在不脱离本公开的范围的情况下，可以利用其他蚀刻工艺或蚀刻工艺的组合来去除片间填充层 156a至156c的侧部。
68.在图1q中，已形成和图案化掩模158。掩模158覆盖晶体管150b和 150c的半导体纳米结构104b和104c。掩模暴露晶体管150a的半导体纳米结构104a。该掩模可以包括使用光刻工艺图案化的光刻胶或硬掩模材料。
69.在存在掩模158的情况下执行蚀刻工艺。蚀刻工艺从半导体纳米结构 104a之间完全去除片间填充层156a。蚀刻工艺可包括湿蚀刻、干蚀刻或湿蚀刻工艺和干蚀刻工艺的组合。
70.在图1r中，掩模158已被去除。取决于掩模158的类型，可以通过用于去除光刻胶或硬掩模层的任何合适的工艺去除掩模158。去除掩模158 之后，第一栅极金属层160a至160c沉积在半导体纳米结构104a至104c 上。特别地，第一栅极金属层160a直接沉积在晶体管150a的高k栅极电介质154a上方。第一栅极金属层160a完全填充半导体纳米结构104a之间的间隙。第一栅极金属层160b直接沉积在晶体管150b的高k栅极介电质 154b上。然而，由于半导体纳米结构104b之间存在片间填充层156b，第一栅极金属层160b没有完全沉积在半导体纳米结构104b之间。片间填充层156b的存在防止或阻止第一栅极金属层160b在半导体纳米结构104b之间的沉积。第一栅极金属层160c直接沉积在晶体管150c的高k栅极介电质154c上。然而，第一栅极金属层160c没有完全沉积在半导体纳米结构 104c之间，因为在半导体纳米结构104c之间存在片间填充层156c。片间填充层156c的存在防止或阻止第一栅极金属层160c在半导体纳米结构 104c之间的沉积。
71.在一些实施例中，第一栅极金属层160a至160c包括氮化钛。在一些实施例中，第一栅极金属层160a至160c包括ru、tial、wcn、钽或其他合适的材料。第一栅极金属层160a至160c可以通过ald、pvd、cvd或其他合适的沉积工艺沉积。第一栅极金属层160a至160c的厚度可以介于和之间。在不脱离本公开的范围的情况下，其他材料、沉积工艺和厚度可用于第一栅极金属层160a至160c。
72.在图1s中，已经形成和图案化掩模162。掩模162覆盖晶体管150a 和150c。掩模暴露晶体管150b。掩模162可以包括使用光刻工艺图案化的光刻胶或硬掩模材料。
73.在存在掩模162的情况下执行蚀刻工艺。蚀刻工艺从半导体纳米结构 104b之间完全去除第一栅极金属160b和片间填充层156b。蚀刻工艺可包括湿蚀刻、干蚀刻或湿蚀刻工艺和干蚀刻工艺的组合。
74.在图1t中，掩模162已被去除。取决于掩模162的类型，可以通过用于去除光刻胶或硬掩模层的任何合适的工艺去除掩模162。去除掩模162 之后，在半导体纳米结构104a至104c上沉积第二栅极金属层164a至164c。特别地，第二栅极金属层164a直接沉积在晶体管
150a的第一栅极金属层 162a上。第二栅极金属层160b直接沉积在晶体管150b的高k栅极介电质 154b上。第二栅极金属层162b完全填充晶体管150b的半导体纳米结构 104b之间的间隙。第二栅极金属层154c直接沉积在晶体管150c的第一栅极金属层162c上。
75.在一些实施例中，第二栅极金属层164a至164c包括氮化钛。在一些实施例中，第二栅极金属层164a至164c包括ru、tial、wcn、钽或其他合适的材料。在一些实施例中，第二栅极金属层164a至164c包括与第一栅极金属层160a至160c不同的材料。第二栅极金属层164a至164c可以通过ald、pvd、cvd或其他合适的沉积工艺沉积。第二栅极金属层164a 至164c可具有介于与之间的厚度。在不脱离本公开的范围的情况下，可以将其他材料、沉积工艺和厚度用于第二栅极金属层164a至164c。
76.在图1u中，已经形成并图案化了掩模166。掩模166覆盖晶体管150a 和150b。掩模166暴露晶体管150c。掩模166可以包括使用光刻工艺图案化的光刻胶或硬掩模材料。
77.在存在掩模166的情况下执行蚀刻工艺。蚀刻工艺从半导体纳米结构 104c之间完全去除第二栅极金属层164c、第一栅极金属层160c和片间填充层156c。蚀刻工艺可包括湿蚀刻、干蚀刻或湿蚀刻工艺和干蚀刻工艺的组合。
78.在图1v中，掩模166已被去除。取决于掩模166的类型，可以通过用于去除光刻胶或硬掩模层的任何合适的工艺去除掩模166。去除掩模166 之后，在半导体纳米结构104a至104c上沉积第三栅极金属层168a至168c。特别地，第三栅极金属层168a直接沉积在晶体管150a的第二栅极金属层 164a上。第三栅极金属层168b直接沉积在晶体管150b的第二栅极金属层 164b上。第三栅极金属层168c直接沉积在晶体管150c的高k栅极介电层 154c上。第三栅极金属层168c完全填充晶体管150c的半导体纳米结构104c 之间的间隙。
79.在一些实施例中，第二栅极金属层164a至164c包括tial。在一些实施例中，第二栅极金属层164a至164c包括ru、wcn、钽、氮化钛或其他合适的材料。在一些实施例中，第三栅极金属层168a至168c包括与第二栅极金属层164a至164c和第一栅极金属层160a至160c中的一个或两个不同的材料。第三栅极金属层168a至168c可以通过ald、pvd、cvd或其他合适的沉积工艺沉积。在一些实施例中，在单次沉积工艺中同时沉积第三栅极金属层168a至168c。第三栅极金属层168a至168c可具有介于 20埃与50埃之间的厚度。在不脱离本公开的范围的情况下，可以将其他材料、沉积工艺和厚度用于第三栅极金属层168a至168c。
80.在图1w中，粘合层170a至170c已经沉积在晶体管150a至150c的第三栅极金属层168a至168c上。已沉积栅极填充材料172覆盖粘合层170a 至170c。粘合层170a至170c将栅极填充材料172接合到第三栅极金属层 168a至168c。
81.粘合层170a至170c可以包括氮化钛、氮化钽或其他合适的材料。粘合层170a至170c可以通过ald工艺、pvd工艺、cvd工艺或其他合适的沉积工艺来沉积。粘合层170a至170c的厚度可介于和之间。在不脱离本公开的范围的情况下，其他材料、沉积工艺和厚度可用于粘合层170a至170c。
82.栅极填充材料170可以包括钨、钴、铜、钌、铝、钛或其他合适的材料。栅极填充材料172是覆盖晶体管150a至150c的其他栅极金属层的高导电金属。栅极填充材料170完全填充晶体管150a至150c的半导体纳米结构104a至104c周围和上方的栅极沟槽144中的剩余空间。栅极填充材料170可以通过pvd、ald、cvd或其他合适的沉积工艺沉积。在不脱离本公开的范围的情况下，其他材料和沉积工艺可用于栅极填充材料170。
83.在图1w中，完成晶体管150a至150c的形成。晶体管150a包括栅电极174a。栅电极174a包括栅极填充材料172、粘合层170a、第一栅极金属层160a、第二栅极金属层164a和第三栅极金属层168a。晶体管150b包括栅电极174b。栅电极174b包括栅极填充材料172、粘合层170b、第二栅极金属层164b和第三栅极金属层168b，但不包括第一栅极金属层160b。晶体管150c包括栅电极174c。栅电极174c包括栅极填充材料172、粘合层170c和第三栅极金属层168c，但不包括第二栅极金属层164c或第一栅极金属层160c。
84.因为栅电极174a至174c包括栅极金属层的不同组合，所以每个晶体管150a至150c具有不同的功函数。此外，基于片间填充层156a至156c 的利用提高了功函数的区分。例如，因为在第一栅极金属层160a至160c 的沉积期间存在片间填充层156b至156c，所以第一栅极金属层160b和160c 没有沉积在半导体纳米结构104b至104c之间。因此，在半导体纳米结构 104b和104c之间没有不需要的第一栅极金属层160b和160c的残余物。高 k栅极介电层154b至154c的边缘不会因蚀刻工艺而减少，如果不使用片间填充层，则该蚀刻工艺可能用于去除第一栅极金属层160b和160c。对于防止在晶体管150c的半导体纳米结构104c之间沉积第二栅极金属层164c，实现了相同的益处。
85.关于图1a至图1w所示的工艺的一些进一步的益处包括完全填充半导体纳米结构104a至104c之间的间隙。半导体纳米结构104a至104c之间的空间被第一栅极金属层160a、第二栅极金属层164b或第三栅极金属层 168c完全填充，使得半导体纳米结构104a至104c之间不存在孔隙。此外，虽然在图1a至图1w中未示出，但是在高k栅极介电层154a至154c的周围可以保留小的混合层(intermixing layer)。小混合层可以包括高k栅极介电层154a至154c和片间填充层156a至156c的材料的混合物。
86.在一些实施例中，在去除片间填充层156a至156c之后，在半导体纳米结构104a至104c的中心正下方的片间填料材料的剩余量可以小于1.8％并且小于
87.图1x是在不使用片间填充层156b的替代工艺中，晶体管150b的一些半导体纳米结构104b的截面图。在该替代工艺中，第一栅极金属层160b 已经沉积在半导体纳米结构104b之间，因为在沉积工艺期间不存在片间填充层156b。已经利用蚀刻工艺从半导体纳米结构104b之间去除第一栅极金属层160b。然而，蚀刻工艺不能完全去除半导体纳米结构104b之间的第一栅极金属层160b。此外，该蚀刻工艺极大地减小了半导体纳米结构 104b的侧面或横向部分176上的高k栅极介电层154b的厚度。由于高k 栅极介电质154b的劣化，结果是晶体管150b的功函数不太明显，而晶体管150b的功能更差。
88.图1y是根据关于图1o至图1w描述的工艺的晶体管150b的一些半导体纳米结构104b的放大截面图。图1y的视图对应于在沉积第二栅极金属层164b之前去除第一栅极金属层160b和片间填充层156b之后图1s和图1t之间的工艺的部分。从图1y中可以看出，在半导体纳米结构104b 之间没有第一栅极金属层160b的残余物。这是因为在第一栅极金属层160b 的沉积期间存在片间填充层156b。此外，因为不使用冗长的蚀刻工艺来从半导体纳米结构104b之间去除第一栅极金属层160b，所以高k栅极介电层154b在半导体纳米结构104b的横向区域176处没有劣化。晶体管150c 在关于片间填料层156c防止第一栅极金属层160c和第二栅极金属层164c 在半导体纳米结构104c之间沉积的方面，获得了类似的结果和益处。
89.在一些实施例中，高k栅极介电层154b在半导体纳米结构104b的周边周围具有几
乎均匀的厚度。厚度变化可能小于此外，高k栅极介电层154b具有非常低的表面粗糙度。
90.图2a至图2d是根据一些实施例的在处理的各个阶段的集成电路200 的截面图。在图2a中，集成电路200处于对应于图1r的集成电路100的处理阶段。在图2b中，在集成电路200上沉积并图案化掩模162。掩模162 覆盖晶体管150a和晶体管150b。掩模162暴露晶体管150c。已经执行蚀刻工艺以从晶体管150c去除第一栅极金属层160c和片间填充层156c。因此，暴露出高k栅极电介质154c。
91.在图2c中，沉积第二栅极金属层164a至164c。第二栅极金属层164a 沉积在第一栅极金属层160a上。第二栅极金属层164b沉积在第一栅极金属层160b上。第二栅极金属层164c沉积在高k栅极介电层154c上。第二栅极金属层164c填充晶体管150c的半导体纳米结构104c之间的间隙。第二栅极金属层164a至164c可以包括与先前针对关于图1t描述的第二栅极金属层164a至164c所描述的相同的材料、厚度和沉积工艺。可选地，第二栅极金属层164a至164c可以包括与先前针对关于图1v第三栅极金属层 168a至168c描述的相同的材料、厚度和沉积工艺。
92.在图2d中，粘合层170a至170c已经沉积在第二栅极金属层164a至 164c上。粘合层170a至170c可以具有与图1w的粘合层170a至170c所描述的相同的材料、厚度和沉积工艺。在图2d中，栅极填充材料172已经沉积在粘合层170a至170c上。栅极填充材料172可以具有与针对图1w 的栅极填充材料172所描述的相同的材料、厚度和沉积工艺。
93.图2d的集成电路200与图1w的集成电路100的不同之处在于没有沉积第三栅极金属层168a至168c。图2d的集成电路200与图1w的集成电路100的不同还在于片间填充层156b保留在晶体管150b的半导体纳米结构104b之间。所有晶体管150a至150c具有彼此不同的功函数和不同的阈值电压。
94.图3a至图3c是根据一些实施例的集成电路300在处理的各个阶段的截面图。图3a的集成电路300对应于图1o的集成电路100的处理阶段。特别地，片间填充层156a至156c已经沉积在晶体管150a至150c的半导体纳米结构104a至104c之间。
95.在图3b中，在存在少量o2的情况下执行退火工艺。可选地，进行包括将h2o2和o3通入集成电路300的环境中的氧化处理。这些工艺中的任何一个的结果是改变片间填充层156a至156c不直接在半导体纳米结构 104a至104c之间的部分的结构或强度。
96.在图3c中，执行选定的侧壁蚀刻。选定的侧壁蚀刻选择性地蚀刻片间填充层156a至156c的改变部分，这些改变的部分是相对于片间填充层156a 至156c的直接位于半导体纳米结构104a至104c之间并且不受关于图3b 描述的工艺影响的部分而言。选定的侧壁蚀刻可包括湿蚀刻或干蚀刻。在一个实例中，侧壁蚀刻包括用cf4蚀刻。蚀刻工艺的结果是片间填充层156a 至156c仅直接保留在半导体纳米结构104a至104c之间。该工艺可用于形成先前描述的集成电路100和200的片间填充层156a至156c。
97.图4a是根据一些实施例的集成电路400的截面图。在图4a中，集成电路400处于对应于图1o的集成电路100的处理阶段。特别地，片间填充层156a至156c已经以与关于图1o所描述的相同的方式形成在半导体纳米结构104a至104c上。在图4b中，执行各向异性蚀刻以去除片间填充层 156a至156c的不直接位于半导体纳米结构104a至104c之间的部分。各向异性蚀刻可以包括在向下方向上选择性蚀刻的等离子蚀刻。等离子蚀刻可以包括在向下的
方向上用等离子体化的离子轰击集成电路400。各向异性蚀刻的结果是片间填充层156a至156c仅直接保留在半导体纳米结构104a 至104c之间。
98.图5是根据一些实施例的用于形成集成电路的方法500的流程图。方法500可以利用关于图1a至图4b描述的结构和工艺。在步骤502，方法 500包括在第一全环栅晶体管的第一半导体纳米结构之间和第二全环栅晶体管的的第二半导体纳米结构之间形成片间填料层。第一全环栅晶体管的一个实例是图1o的第一全环栅晶体管150a。第二全环栅晶体管的一个实例是图1o的第二全环栅晶体管150b。第一半导体纳米结构的一个实例是图1o的半导体纳米结构104a。第二半导体纳米结构的一个实例是图1o的半导体纳米结构104b。片间填充层的一个实例是图1o的片间填充层156a 至156c。在步骤504，方法500包括从第一半导体纳米结构之间去除片间填充层。在步骤506，方法500包括在第一半导体纳米结构之间和第二半导体纳米结构上形成第一栅极金属层，同时片间填充层在第二半导体纳米结构之间。第一栅极金属层的一个实例是图1r的第一栅极金属层160a至 160b。在步骤508，方法500包括从第二半导体纳米结构去除第一栅极金属层和片间填充层。在步骤510，方法500包括在第二半导体纳米结构之间和在第一半导体纳米结构上方的第一栅极金属层上形成第二栅极金属层。第二栅极金属层的一个实例是图1t的第二栅极金属层164a至164b。
99.图6a至图6f是根据一些实施例的在处理的连续中间阶段的集成电路 100的立体图。图6g至图6l是根据一些实施例的在处理的连续中间阶段的集成电路100的截面图。图6a至图6l示出了用于生产包括纳米结构晶体管的集成电路的示例性过程。图6a至图6l图示了如何根据本公开的原理以简单且有效的工艺形成这些晶体管。图6a至图6l可以利用关于图1a 至图5描述的工艺、技术、结构和材料。在不脱离本公开的范围的情况下，可以利用其他工艺步骤和工艺步骤的组合。
100.图6a图示了衬底102。图6a还图示了半导体纳米结构104和牺牲半导体纳米结构106的堆叠件。衬底102、半导体纳米结构104和牺牲半导体纳米结构106可以基本上如关于图所描述的与图1a和图1b类似，但是在不脱离本公开的范围的情况下可以利用其他结构、材料和工艺。
101.在图6b中，硬掩模110已经形成在半导体纳米结构104和牺牲半导体纳米结构106的堆叠件上。硬掩模110已经被图案化并且已经在半导体纳米结构104和牺牲半导体纳米结构106的堆叠件中以及衬底102中蚀刻沟槽108。硬掩模110和沟槽108可以基本上如关于图1a和图1b所描述的那样形成，但其他结构、材料和工艺也可以在不脱离本公开的范围的情况下使用。
102.在图6c中，浅沟槽隔离区112已经形成在沟槽108中。浅沟槽隔离区 112可以基本上如关于图1c和图1d所描述的那样形成，但其他结构、材料和工艺也可以在不脱离本公开的范围的情况下使用。
103.在图6d中，已经形成了伪栅极结构180。伪栅极结构180包括形成在半导体纳米结构104和牺牲半导体纳米结构106的堆叠件上以及浅沟槽隔离区114上的包覆层114。伪栅极180包括在包覆层114上的多晶硅层126。伪栅极180包括在层多晶硅126上的介电层130。伪栅极已经被图案化以暴露半导体纳米结构104和牺牲半导体纳米结构106的堆叠件的部分。包覆层114、多晶硅层126和介电层130可以基本上如关于图1e和图1f所描述的那样形成，但是在不脱离本公开的范围的情况下可以利用其他结构、材料和工艺。
104.在图6e中，间隔件层132已经形成在伪栅极180上以及半导体纳米结构104和牺牲半导体纳米结构106的堆叠件的暴露部分上。间隔件层可以基本上如关于图1h所描述的那样形成，由于牺牲半导体纳米片106即将被回蚀刻，间隔件层132将不会位于半导体纳米片104之间。在不脱离本公开的范围的情况下，可以将其他工艺、结构和材料用于间隔件层132。
105.在图6f中进行了基本上各向异性的蚀刻工艺。蚀刻工艺在向下的方向上蚀刻。第一蚀刻步骤从介电层130的顶部和最上面的半导体纳米结构104 的顶部去除间隔件层132。间隔件层132的具有较大垂直厚度的部分没有被去除。第二蚀刻步骤去除半导体纳米结构104和牺牲半导体纳米结构106 的叠层的未被伪栅极180覆盖的部分。第一蚀刻步骤和第二蚀刻步骤可以利用干蚀刻、湿蚀刻和其他类型蚀刻中的一个或多个。蚀刻工艺对应于为随后将产生的用于源极和漏极区形成凹槽。图6f还示出了用于图6g至图 6l的截面图的截线g。
106.图6g是根据一些实施例的处于图6e中所示的相同处理阶段的集成电路100的截面图。图6g的截面图示出了衬底102上的半导体纳米结构104 和牺牲半导体纳米结构106的剩余部分。图6g还图示了包括包覆层114、多晶硅层126和间隔件层132的伪栅极180。介电层130未在图6g中示出，因为图6g的视图没有垂直延伸足够高以显示介电层130。
107.在图6h中，执行蚀刻工艺以使牺牲半导体纳米结构106相对于半导体纳米结构104凹进。这可以通过执行选择性定时蚀刻来实现。蚀刻工艺相对于半导体纳米结构104选择性地蚀刻牺牲半导体纳米结构106。蚀刻工艺被定时以在牺牲半导体纳米结构106中形成凹槽而不是以完全去除牺牲半导体纳米结构106。蚀刻工艺可以包括干蚀刻、湿蚀刻和其他类型的蚀刻工艺的一个或多个。
108.在图6i中，在与牺牲半导体纳米结构106的剩余部分相邻的凹槽中形成内部间隔件层182。内部间隔件层182可以通过ald工艺、cvd工艺、外延生长或其他合适的工艺形成。内部间隔件层182可以包括氮化硅或其他合适的介电材料。在不脱离本公开的范围的情况下，可以将其他工艺、结构和材料用于内部间隔件层182。
109.在图6j中，已经形成源极和漏极区138。源极和漏极区138包括半导体材料。源极和漏极区138可以从半导体纳米结构104、衬底102和内部间隔件层182中的一个或多个处外延生长。源极和漏极区138可以包括硅或其他半导体材料。源极和漏极区138可以在源极和漏极区138的形成期间原位掺杂。在不脱离本公开的范围的情况下，其他结构、材料和工艺可以用于源极和漏极区138。
110.在图6j中，介电层183已经形成在源极和漏极区138上以及伪栅极180 的侧壁上。介电层183可以包括氮化硅或其他合适的介电材料。介电层183 可以通过cvd、ald或其他合适的沉积工艺沉积。层间介电层184已经沉积在介电层183上。层间介电层184可以通过ald、cvd或其他合适的沉积工艺来沉积。层间介电层184可包括氧化硅、多孔介电材料、低k介电材料、超低k介电材料或其他合适的介电材料。在不脱离本公开的范围的情况下，其他材料和工艺可用于层间介电层184中的介电层183。
111.在图6k中，牺牲半导体纳米结构106已被完全去除。可以通过相对于半导体纳米结构104选择性地蚀刻牺牲半导体纳米结构106的蚀刻工艺来完全去除牺牲半导体纳米结构106。蚀刻工艺可以包括湿蚀刻、干蚀刻或其他类型的蚀刻。
112.在去除牺牲半导体纳米结构106之后，在半导体纳米结构104上形成栅极电介质185。栅极电介质185围绕半导体纳米结构104。栅极电介质 185的形成利用关于图1m至图1n所述的工艺和结构。因此，栅极电介质 185包括关于图1m至图1n描述的界面栅极介电层152和高k栅极介电层 154，但是栅极电介质185在图6k中被示为单层。
113.在形成栅极电介质185之后，在栅极电介质185上形成栅电极186。栅电极186可以包括中关于图1a至图4b所描述的第一栅极金属层160a 至160c、第二栅极金属层164a至164c、第三栅极金属层168a至168c、粘合层170a至170c和栅极填充材料172以及片间填充层156a至156c中的一个或多个。因此，可以利用关于图1a至图4b描述的工艺、结构和材料来形成栅电极186。
114.在图6l中，源极和漏极接触件190已经形成在层间介电层184中。源极和漏极接触件190可以包括与源极和漏极区138直接接触的硅化物。源极和漏极接触件190可以包括由诸如铝、钛、钨、铜、金、钽或其他导电材料的导电材料制成的导电通孔或插塞。源极和漏极接触件190可以通过层间介电层184中的第一蚀刻沟槽形成。在不脱离本公开的范围的情况下，可以利用其他工艺和材料来形成源极和漏极接触件190。
115.图6l对应于纳米结构晶体管150的完成。纳米结构晶体管150可以对应于先前关于图1a至图4b描述的晶体管150a至150c之一。在不脱离本公开的范围的情况下，纳米结构晶体管150可以具有其他结构、材料、部件，并且可以利用其他工艺。
116.本技术的实施例提供了一种形成集成电路的方法，包括：在第一纳米结构晶体管的第一半导体纳米结构之间和第二纳米结构晶体管的第二半导体纳米结构之间形成片间填充层；从所述第一半导体纳米结构之间去除所述片间填充层；在所述第一半导体纳米结构之间和所述第二半导体纳米结构上形成第一栅极金属层，同时所述片间填充层在所述第二半导体纳米结构之间；从所述第二半导体纳米结构去除所述第一栅极金属层和所述片间填充层；以及在所述第二半导体纳米结构之间和所述第一半导体纳米结构上方的所述第一栅极金属层上形成第二栅极金属层。
117.在一些实施例中，所述第一纳米结构晶体管具有第一阈值电压，并且所述第二纳米结构晶体管具有不同于所述第一阈值电压的第二阈值电压。
118.在一些实施例中，形成集成电路的方法还包括：在第三纳米结构晶体管的第三半导体纳米结构之间形成所述片间填充层；形成第一栅极金属层，同时所述片间填充层位于所述第三半导体纳米结构之间；形成所述第二栅极金属层，同时所述片间填充层位于所述第三半导体纳米结构之间；从所述第三半导体纳米结构去除所述第一栅极金属层、所述第二栅极金属层和所述片间填充层；以及在所述第三半导体纳米结构之间以及在所述第一半导体纳米结构上和所述第二半导体纳米结构上方的所述第二栅极金属层上形成第三栅极金属层。
119.在一些实施例中，其中，所述第一纳米结构晶体管具有第一阈值电压，所述第二纳米结构晶体管具有不同于所述第一阈值电压的第二阈值电压，并且所述第三纳米结构晶体管具有不同于所述第一阈值电压和所述第二阈值电压的第三阈值电压。
120.在一些实施例中，形成集成电路的方法还包括：在形成所述片间填充层之前，在所述第一半导体纳米结构和所述第二半导体纳米结构上形成栅极介电层。
121.在一些实施例中，其中，在所述第一半导体纳米结构和所述第二半导体纳米结构
之间形成所述片间填充层包括在所述栅极介电层上形成所述片间填充层。
122.在一些实施例中，形成集成电路的方法还包括：在形成所述第一栅极金属层之前，从所述第一半导体纳米结构和所述第二半导体纳米结构的侧面去除所述片间填充层。
123.在一些实施例中，从所述第一半导体纳米结构和所述第二半导体纳米结构的侧面去除所述片间填充层包括执行各向异性蚀刻。
124.在一些实施例中，从所述第一半导体纳米结构和所述第二半导体纳米结构的侧面去除所述片间填充层包括对所述第一半导体纳米结构和所述第二半导体纳米结构的侧面上的所述片间填充层的侧面部分进行侧壁转化处理，并且相对于所述第一半导体纳米结构之间和所述第二半导体纳米结构之间的所述片间填充层的部分选择性地蚀刻所述侧面部分。
125.在一些实施例中，选择性蚀刻包括执行湿蚀刻。
126.本技术的实施例提供了一种集成电路，包括：第一纳米结构晶体管，包括多个第一半导体纳米结构；第二纳米结构晶体管，包括多个第二半导体纳米结构；片间填充层，位于所述第二半导体纳米结构之间；以及第一栅极金属层，位于所述第一半导体纳米结构之间和在所述第二半导体纳米结构的侧面上。
127.在一些实施例中，集成电路还包括：第二栅极金属层，位于所述第一半导体纳米结构和所述第二半导体纳米结构上的所述第一栅极金属层上。
128.在一些实施例中，集成电路还包括：第三纳米结构晶体管，包括第三半导体纳米结构，其中，所述第二栅极金属层在所述第三半导体纳米结构之间。
129.在一些实施例中，所述片间填充层包括硅。
130.本技术的实施例提供了一种集成电路，包括：第一纳米结构晶体管，包括多个第一半导体纳米结构；第二纳米结构晶体管，包括多个第二半导体纳米结构；栅极介电层，围绕所述第一半导体纳米结构和所述第二半导体纳米结构；第一栅极金属层，填充所述第一半导体纳米结构之间的空间；以及第二栅极金属层，填充所述第二半导体纳米结构之间的空间，其中，在所述第二半导体纳米结构之间的所述第一栅极金属层具有小于0.2nm的厚度。
131.在一些实施例中，所述第二栅极金属层在所述第一半导体纳米结构的侧面上的所述第一栅极金属层上。
132.在一些实施例中，所述栅极电介质在所述第二半导体纳米结构上具有小于0.2nm的厚度变化。
133.在一些实施例中，所述第一栅极金属层和所述第二栅极金属层是不同的材料。
134.在一些实施例中，集成电路还包括：粘合层，位于所述第二栅极金属层上。
135.在一些实施例中，集成电路还包括：栅极填充材料，位于所述粘合层上。
136.在一些实施例中，一种方法包括在第一全环栅晶体管的第一半导体纳米结构之间和第二全环栅晶体管的第二半导体纳米结构之间形成片间填充层，从第一半导体纳米结构之间去除片间填充层，在第一半导体纳米结构之间以及在第二半导体纳米结构上形成第一栅极金属层，同时片间填充层在第二半导体纳米结构之间。该方法包括从第二半导体纳米结构去除第一栅极金属层和片间填充层，并且在第二半导体纳米结构之间和第一半导体纳米结构上方的第一栅极金属层上方形成第二栅极金属层。
137.在一些实施例中，集成电路包括包含多个第一半导体纳米结构的第一全环栅晶体
管和包含多个第二半导体纳米结构的第二全环栅晶体管。集成电路包括第二半导体纳米结构之间的片间填充层，以及第一半导体纳米结构之间和第二半导体纳米结构侧面上的第一栅极金属层。
138.在一些实施例中，集成电路包括包含多个第一半导体纳米结构的第一全环栅晶体管和包含多个第二半导体纳米结构的第二全环栅晶体管。该集成电路包括围绕第一半导体纳米结构和第二半导体纳米结构的栅极介电层、基本填充第一半导体纳米结构之间的空间的第一栅极金属层、以及基本填充第二半导体纳米结构之间的空间的第二栅极金属层。在第二半导体纳米结构之间的第一栅极金属层具有小于0.2nm的厚度。
139.前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。