半导体结构及芯片封装方法与流程

1.本发明涉及半导体封装领域，具体而言，涉及一种半导体结构及芯片封装方法。


背景技术：

2.随着半导体技术的发展，芯片的规模越来越大，封装上集成的芯片也越来越复杂。在封装时，往往需要将多种不同的芯片整合在一起，例如记忆体+逻辑芯片、光电+电子元件等，通过封装、3d堆叠等技术整合在一起，从而实现更小的体积和功耗。
3.在某些应用中，对于输入输出引脚较少的芯片，如果需要将两个芯片互联起来，一般的方法有：
4.1、使用引线键合，然后通过封装基板(substrate)连接。
5.引线键合技术是传统现在封装的主力技术，其具有成本低、可靠性高、产量巨大等优点。它的原理是使用细金属线，利用热、压力、超声波能量为使金属引线与基板焊盘紧密焊合，从而实现芯片与基板间的电气互连和芯片间的信息互通。
6.其连接如图1所示，这种方法的缺点是走线较长，占用空间大，性能比较差。特别对于许多高性能芯片来说，无法满足其高速io的需求。
7.2、使用倒装芯片技术，然后通过封装基板(substrate)连接。
8.其连接如图2所示，倒装芯片技术可以一定程度上解决高速io的需求，占用空间小一些，但其走线也较长，成本也高一些。
9.3、使用2.5d封装技术，用silicon interposer将两个芯片连接起来。
10.其连接如图3所示，2.5d封装主要是将芯片并列排在硅中介板(silicon interposer)上，先经由微凸块(micro bump)连结，让硅中介板之内金属线可连接不同芯片的电子讯号；接着再透过硅穿孔(tsv)来连结下方的金属凸块(solder bump)，再经由导线载板连结外部金属球，实现芯片、芯片与封装基板之间更紧密的互连。
11.2.5d封装的走线较短，占用空间较小，具有较高的高速信号的性能。缺点在于成本很高。
12.4、使用3d封装技术,将两个芯片上下堆叠起来，然后用tsv连接起来。
13.这种封装技术的走线最短，占用空间也最小，具有最高的高速信号的性能。缺点在于成本非常高。
14.以上几种方式都尝试将两个或者多个芯片互联起来，从而降低整体的体积和功耗，并使其具有较好的高速性能，从而能够降低系统的总体成本。也有一些方法混合了以上几个方式，但总体上来说，要么改善不够，要么大幅增加了系统的复杂性和成本，因此无法满足使用需求。


技术实现要素：

15.有鉴于此，本发明的目的在于提供一种半导体结构及芯片封装方法，以改善上述问题。
16.本发明实施例提供了一种半导体结构，其包括基板以及并行设置在所述基板上的第一芯片以及第二芯片；其中，所述第一芯片与所述第二芯片直接通过引线键合的工艺形成互联；且，对于所述第一芯片与第二芯片间需要走高速信号的引脚，将其配置为相对设置，并通过平行走线实现连接。
17.优选地，第一芯片或第二芯片的所述引脚的间距相等。
18.优选地，连接相对引脚的高速信号线平行且间距相等。
19.优选地，相对配置的引脚之间的电阻为高速信号线需要的特征阻抗。
20.优选地，相对配置的引脚之间的电阻为100欧。
21.优选地，所述第一芯片通过倒装芯片技术、2.5d或者3d封装技术封装到所述基板上。
22.优选地，所述第一芯片通过倒装芯片技术、2.5d或者3d封装技术封装到所述基板上。
23.本发明实施例还提供了一种芯片封装方法，其包括：
24.将第一芯片封装在基板上；
25.将第二芯片封装在基板上；
26.将所述第一芯片与所述第二芯片直接通过引线键合的工艺形成互联；其中，对于所述第一芯片与第二芯片间需要走高速信号的引脚，将其配置为相对设置，并通过平行走线实现连接。
27.优选地，第一芯片或第二芯片的所述引脚的间距相等；连接相对引脚的高速信号线平行且间距相等。
28.优选地，将相对配置的引脚之间的电阻为高速信号线需要的特征阻抗。
29.综上所述，本实施例通过芯片到芯片之间的引线键合技术，相比于如图1所示的传统的芯片到封装的引线键合技术，本实施例具有更短的走线，占用空间小，高速信号的性能更好，成本却没有太多变化，甚至可以做到更低一些。相比于2.5d和3d封装，本实施例的成本低很多，而且对制造设备的要求也不高，非常适用于大规模生产。
30.此外，本实施例还可以和倒装芯片2.5d/3d封装技术混合，封装选择更灵活。
附图说明
31.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
32.图1是现有的通过引线键合工艺实现芯片互联的设计方案。
33.图2是现有的通过倒装芯片技术实现芯片互联的设计方案。
34.图3是现有的通过2.5d封装技术实现芯片互联的设计方案。
35.图4是现有的通过3d封装技术实现芯片互联的设计方案。
36.图5是本实施例提供的半导体结构的示意图。
37.图6本实施例提供的半导体结构的顶视图。
38.图7是本实施例提供的半导体结构的高速信号的一种连接示意图。
39.图8是本实施例提供的半导体结构的高速信号的另一种连接示意图。
40.图9是本实施例提供的半导体结构与倒装芯片技术混合的一种连接示意图。
41.图10是本实施例提供的半导体结构与倒装芯片技术混合的另一种连接示意图。
42.图11是本实施例提供的半导体结构与2.5d/3d封装技术混合的连接示意图。
43.图12是本发明第二实施例提供的芯片封装方法的工艺流程图。
具体实施方式
44.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
45.为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
46.应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
47.在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
48.下面结合附图与具体实施方式对本发明作进一步详细描述：
49.请参阅图5，本发明第一实施例提供了一种半导体结构，其包括基板10以及并行设置在所述基板10上的第一芯片20以及第二芯片30；其中，所述第一芯片20与所述第二芯片30直接通过引线键合的工艺形成互联；且，对于所述第一芯片20与第二芯片30间需要走高速信号的引脚，将其配置为相对设置，并通过平行走线实现连接。
50.在本实施例中，所述基板10例如可为pcb板，其起到支撑半导体结构并且实现特定的电连接的作用。
51.在本实施例中，特别的，所述第一芯片20与所述第二芯片30可为光模块、硅光芯片和dsp芯片等引脚数不多的芯片，当然也可以选择其他芯片。
52.此外，因当说明的是，在本发明实施例中，所述基板10上还可以包括更多的芯片，本发明不做具体限定。
53.本实施例通过芯片到芯片之间的引线键合技术，相比于如图1所示的传统的芯片到封装的引线键合技术，本实施例具有更短的走线，占用空间小，高速信号的性能更好，成本却没有太多变化，甚至可以做到更低一些。相比于2.5d和3d封装，本实施例的成本低很多，而且对制造设备的要求也不高，非常适用于大规模生产。
54.当然，对于一些高速信号，特别是》5gbps的高速serdes(串行解串器)信号，后者高达50ghz，100ghz的模拟信号，如果要采用这种芯片到芯片的引线键合的方式，还需要一些特殊的设计。
55.具体的，如图6和图7所示，可以看出，对于芯片之间的高速互联，需要走差分信号，其中中间的高速信号线相互平行走线，这样比较利于阻抗控制。
56.特别的，在本实施例中，芯片的引脚之间的间距和高速信号线之间的间距是等间距的，并且需要控制阻抗高速信号线需要的特征阻抗上，如控制到100欧姆。
57.在本实施例中，高速信号可根据实际需要设定，如图7所示，在一种实现方式中，四根高速信号线的信号分配为：电源或地、信号(p)、信号(n)、电源或地。在另一种实现方式中，如图8所示，也可以更多的高速信号线，具体视实际需要而定，本发明在此不做赘述。
58.需要说明的是，在本实施例中，对第一芯片20和第二芯片30的封装工艺不做限制，其可以采用引线键合、倒装芯片技术、2.5d或者3d封装技术，本发明不做具体限定。
59.由此，本实施例还可以实现和其他封装技术的混合。
60.如图9和图10所示，图9和图10示出了本实施例与倒装芯片技术混合的设计方案，而图11则示出了本实施例与.5d/3d封装技术混合的设计方案。
61.综上所述，本实施例通过芯片到芯片之间的引线键合技术，相比于如图1所示的传统的芯片到封装的引线键合技术，本实施例具有更短的走线，占用空间小，高速信号的性能更好，成本却没有太多变化，甚至可以做到更低一些。相比于2.5d和3d封装，本实施例的成本低很多，而且对制造设备的要求也不高，非常适用于大规模生产。
62.此外，本实施例还可以和倒装芯片2.5d/3d封装技术混合，封装选择更灵活。
63.请参阅图12，本发明第二实施例还提供了一种芯片封装方法，其包括：
64.s201，将第一芯片封装在基板上；
65.s202，将第二芯片封装在基板上；
66.s203，将所述第一芯片与所述第二芯片直接通过引线键合的工艺形成互联；其中，对于所述第一芯片与第二芯片间需要走高速信号的引脚，将其配置为相对设置，并通过平行走线实现连接。
67.优选地，第一芯片或第二芯片的所述引脚的间距相等；连接相对引脚的高速信号线平行且间距相等。
68.优选地，将相对配置的引脚之间的电阻为高速信号线需要的特征阻抗。
69.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。