半导体封装件的制作方法

半导体封装件
1.相关申请的交叉引用
2.本技术要求于2021年4月5日在韩国知识产权局提交的韩国专利申请no.10-2021-0044148的优先权，其公开内容通过引用整体并入本文。
技术领域
3.本发明构思的实施例涉及半导体封装件。


背景技术：

4.半导体封装件实现用于电子产品的集成电路芯片。半导体封装件通常被配置为使得半导体芯片安装在印刷电路板(pcb)上，并且接合(bonding)布线或凸块(bump)被用来将半导体芯片电连接到印刷电路板。
5.当大容量芯片尺寸增大时，由于芯片布置和接合结构的限制，需要增大封装件尺寸。在使用穿硅通路(tsv)的封装体叠层(package-on-package，pop)结构中，当形成芯片时，电路被配置在远离tsv区域的位置处，使得该结构增加了芯片尺寸、工艺成本和布线长度。


技术实现要素：

6.本发明构思的一些实施例提供了具有优异性能和高容量的高度集成的半导体封装件。
7.根据本发明构思的一些实施例，一种半导体封装件包括：第一再分布基板；第一半导体芯片，所述第一半导体芯片设置在所述第一再分布基板上；第一模制层，所述第一模制层覆盖所述第一半导体芯片和所述第一再分布基板；第二再分布基板，所述第二再分布基板设置在所述第一模制层上；第二半导体芯片，所述第二半导体芯片设置在所述第二再分布基板上，其中，所述第二半导体芯片包括不与所述第一半导体芯片交叠的第二芯片第一导电凸块、与所述第一半导体芯片交叠的第一侧壁和不与所述第一半导体芯片交叠的第二侧壁，其中，所述第一侧壁和所述第二侧壁彼此相对；以及第一模制通路，所述第一模制通路穿透所述第一模制层，并且将所述第二芯片第一导电凸块连接到所述第一再分布基板，并且与所述第二芯片第一导电凸块交叠。
8.根据本发明构思的一些实施例，一种半导体封装件包括：第一再分布基板；第一半导体芯片，所述第一半导体芯片设置在所述第一再分布基板上；第一模制层，所述第一模制层覆盖所述第一半导体芯片和所述第一再分布基板；第二再分布基板，所述第二再分布基板设置在所述第一模制层上；第二半导体芯片，所述第二半导体芯片设置在所述第二再分布基板上，其中，所述第二半导体芯片的一部分与所述第一半导体芯片的一部分交叠；第一模制通路，所述第一模制通路位于所述第一半导体芯片的一侧，其中，所述第一模制通路穿透所述第一模制层并且与所述第二半导体芯片交叠；以及第二模制通路，所述第二模制通路与所述第一模制通路间隔开，并且在既不与所述第一半导体芯片也不与所述第二半导体
芯片交叠的位置处穿透所述第一模制层。所述第二半导体芯片包括：第二芯片第一导电凸块，所述第二芯片第一导电凸块不与所述第一半导体芯片交叠，并且连接到所述第一模制通路；以及第二芯片第二导电凸块，所述第二芯片第二导电凸块与所述第一半导体芯片交叠，并且连接到所述第二模制通路。所述第一模制通路与所述第二芯片第一导电凸块交叠。所述第二再分布基板包括将所述第二芯片第二导电凸块连接到所述第二模制通路的再分布图案。
9.根据本发明构思的一些实施例，一种半导体封装件包括：顺序堆叠的第一再分布基板、第一半导体芯片、第二再分布基板、第二半导体芯片、第三再分布基板和第三半导体芯片；第一模制层，所述第一模制层介于所述第一再分布基板与所述第二再分布基板之间；第二模制层，所述第二模制层介于所述第二再分布基板与所述第三再分布基板之间；第一模制通路和第二模制通路，所述第一模制通路和所述第二模制通路穿透所述第一模制层并且彼此间隔开；以及第三模制通路，所述第三模制通路穿透所述第二模制层。所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片可以在第一方向上彼此偏移。所述第二半导体芯片可以通过所述第一模制通路连接到所述第一再分布基板。所述第三半导体芯片可以通过所述第三模制通路和所述第二模制通路连接到所述第一再分布基板，并且所述第三模制通路和所述第二模制通路彼此垂直对齐。
10.根据本发明构思的一些实施例，一种半导体封装件包括：第一再分布基板；第一半导体芯片，所述第一半导体芯片设置在所述第一再分布基板上；第一模制层，所述第一模制层覆盖所述第一半导体芯片和所述第一再分布基板；第二再分布基板，所述第二再分布基板设置在所述第一模制层上；第二半导体芯片，所述第二半导体芯片设置在所述第二再分布基板上，其中，所述第二半导体芯片的一部分与所述第一半导体芯片的一部分交叠，其中，所述第二半导体芯片包括不与所述第一半导体芯片交叠的第二芯片第一导电凸块和第二芯片第二导电凸块；第一模制通路，所述第一模制通路穿透所述第一模制层并且将所述第二芯片第一导电凸块连接到所述第一再分布基板；以及第二模制通路，所述第二模制通路穿透所述第一模制层并且将所述第二芯片第二导电凸块连接到所述第一再分布基板。所述第二芯片第二导电凸块不与所述第二模制通路垂直对齐。
附图说明
11.图1是根据本发明构思的一些实施例的半导体封装件的俯视图。
12.图2a是沿着图1的线a-a'截取的横截面图。
13.图2b是沿着图1的线b-b'截取的横截面图。
14.图3a是图2a的部分p1的放大图。
15.图3b是图2a的部分p2的放大图。
16.图4是根据本发明构思的一些实施例的半导体封装件的横截面图。
17.图5是根据本发明构思的一些实施例的半导体封装件的横截面图。
18.图6是根据本发明构思的一些实施例的半导体封装件的横截面图。
19.图7是根据本发明构思的一些实施例的半导体封装件的横截面图。
20.图8是根据本发明构思的一些实施例的半导体封装件的横截面图。
21.图9是根据本发明构思的一些实施例的半导体封装件的横截面图。
22.图10是根据本发明构思的一些实施例的半导体封装件的横截面图。
23.图11是根据本发明构思的一些实施例的半导体封装件的横截面图。
24.图12是根据本发明构思的一些实施例的半导体封装件的横截面图。
25.图13是根据本发明构思的一些实施例的半导体封装件的横截面图。
26.图14a是根据本发明构思的一些实施例的半导体封装件的横截面图。
27.图14b是根据本发明构思的一些实施例的半导体封装件的横截面图。
28.图15是根据本发明构思的一些实施例的半导体封装件的俯视图。
29.图16a是根据本发明构思的一些实施例的半导体封装件的俯视图。
30.图16b是具有图16a俯视图的半导体封装件的透视图。
31.图17是根据本发明构思的一些实施例的半导体封装件的横截面图。
具体实施方式
32.现在将参考附图详细描述本发明构思的一些实施例，以帮助清楚地说明本发明构思。在本说明书中，诸如“第一”和“第二”的这类术语可以用于简单地相互区分相同或相似的组件，并且这些术语的顺序可以根据提及的顺序而改变。在本说明书中，表述“导电凸块”可以被称为“导电焊盘”。或者，在本说明书中，表述“导电凸块”或“接合焊盘”可以被称为“引脚”。此外，在本说明书中，术语“导电图案”可以指代“导电凸块”、“接合焊盘”或“内部连接构件。”33.图1是根据本发明构思的一些实施例的半导体封装件的俯视图。图2a是沿着图1的线a-a'截取的横截面图。图2b是沿着图1的线b-b'截取的横截面图。图3a是图2a的部分p1的放大图。图3b是图2a的部分p2的放大图。
34.参考图1、图2a和图2b，根据本实施例的半导体封装件1000包括顺序堆叠的第一再分布基板rs1、第一半导体芯片ch1、第一模制层md1、第二再分布基板rs2、第二半导体芯片ch2和第二模制层md2。第一半导体芯片ch1是通过第一内部连接构件isb1安装在第一再分布基板rs1上的倒装芯片。第一模制层md1覆盖第一半导体芯片ch1的顶表面和侧表面以及第一再分布基板rs1的顶表面。第一模制层md1介于第一半导体芯片ch1与第一再分布基板rs1。
35.在本实施例中，第二半导体芯片ch2是通过第二内部连接构件isb2安装在第二再分布基板rs2上的倒装芯片。第二模制层md2覆盖第二半导体芯片ch2的顶表面和侧表面以及第二再分布基板rs2的顶表面。第二模制层md2介于第二半导体芯片ch2与第二再分布基板rs2之间。
36.在本实施例中，半导体封装件1000还包括第一层模制通路mv1，该第一层模制通路mv1穿透第一模制层md1并将第二半导体芯片ch2连接到第一再分布基板rs1。第一内部连接构件isb1和第二内部连接构件isb2中的每一者是焊球，并且包括以下至少一种：锡、铅、银、铝、金或镍。在本实施例中，第一层模制通路mv1围绕第一半导体芯片ch1在第一方向d1上不对称地布置。例如，在本实施例中，当沿第一方向d1观察时，第一层模制通路mv1位于第一半导体芯片ch1的一侧。
37.在本实施例中，第一子半导体封装件spk1包括第一再分布基板rs1、第一半导体芯片ch1、第一模制层md1和第一层模制通路mv1。第二子半导体封装件spk2包括第二再分布基
板rs2、第二半导体芯片ch2和第二模制层md2。第一子半导体封装件spk1和第二子半导体封装件spk2中的每一者被塑形为芯片最新型扇出晶圆级封装件(fowlp)。
38.在本实施例中，第一再分布基板rs1包括顺序堆叠的第一再分布介电层rl1、第二再分布介电层rl2和第三再分布介电层rl3。第一再分布介电层rl1中设置有下凸块ub。每个下凸块ub包括金属，例如铜、铝、金或镍。外部连接端子osb接合至下凸块ub。每个外部连接端子osb包括锡、铅、银、铝、金或镍中的至少一种。
39.在本实施例中，第一再分布介电层rl1和第二再分布介电层rl2包括位于它们之间的第一再分布图案rp1。每个第一再分布图案rp1包括穿透第一再分布介电层rl1并连接到下凸块ub的通路部分vp。第二再分布介电层rl2和第三再分布介电层rl3之间设置有第二再分布图案rp2。每个第二再分布图案rp2包括穿透第二再分布介电层rl2并连接到第一再分布图案rp1的通路部分vp。另外，每个第二再分布图案rp2还包括从通路部分vp的上部在第一方向d1和第二方向d2上延伸并介于第二再分布介电层rl2和第三再分布介电层rl3之间的线部分lp。通路部分vp和线部分lp连接成单个整体。通路部分vp位于线部分lp下方。通路部分vp具有倾斜的侧壁。通路部分vp的宽度在向下方向上减小。当在俯视图中观察时，线部分lp具有线形状和焊盘形状。第三再分布介电层rl3上设置有第三再分布图案rp3。每个第三再分布图案rp3包括穿透第三再分布介电层rl3并连接到第二再分布图案rp2的通路部分vp。
40.在本实施例中，第一模制层md1和第二模制层md2中的每一者包括介电树脂，例如环氧模塑化合物(emc)。第一模制层md1和第二模制层md2中的每一者还包括填料，并且填料分散在介电树脂中。
41.在本实施例中，第二再分布基板rs2包括顺序堆叠的第四再分布介电层rl4和第五再分布介电层rl5。第四再分布介电层rl4和第五再分布介电层rl5之间设置有第四再分布图案rp4。每个第四再分布图案rp4包括穿透第四再分布介电层rl4并连接到第一层模制通路mv1的通路部分vp。一个或更多个第四再分布图案rp4还包括沿着通路部分vp的上部在第一方向d1和第二方向d2上延伸并介于第四再分布介电层rl4和第五再分布介电层rl5之间的线部分lp。第五再分布介电层rl5上设置有第五再分布图案rp5。每个第五再分布图案rp5包括穿透第五再分布介电层rl5并连接到第四再分布图案rp4的通路部分vp。
42.在本实施例中，阻挡/晶种图案bm介于第一再分布图案rp1与第一再分布介电层rl1之间、第二再分布图案rp2与第二再分布介电层rl2之间、第三再分布图案rp3与第三再分布介电层rl3之间、第四再分布图案rp4与第四再分布介电层rl4之间以及第五再分布图案rp5与第五再分布介电层rl5之间。阻挡/晶种图案bm包括顺序堆叠的阻挡层和晶种层。阻挡层包括钛、氮化钛、钽、氮化钽或氮化钨中的至少一种。晶种层包括与第一再分布图案rp1、第二再分布图案rp2、第三再分布图案rp3、第四再分布图案rp4和第五再分布图案rp5相同的金属。
43.另外，在本实施例中，第一再分布图案rp1、第三再分布图案rp3和第五再分布图案rp5中的每一者还包括线部分lp。第一再分布图案rp1、第二再分布图案rp2、第三再分布图案rp3、第四再分布图案rp4和第五再分布图案rp5中的每一者包括金属，例如铜或金。第一再分布介电层rl1、第二再分布介电层rl2、第三再分布介电层rl3、第四再分布介电层rl4和第五再分布介电层rl5中的每一者包括光可成像电介质(pid)层。每个第一层模制通路mv1
包括金属，例如铜或锡。
44.在本实施例中，第一半导体芯片ch1和第二半导体芯片ch2可以是相同或不同的芯片。例如，第一半导体芯片ch1和第二半导体芯片ch2中的每一者是以下一种：图像传感器芯片(诸如cmos图像传感器)、闪存芯片(诸如vnand或nand)、存储器件芯片(诸如dram、sram、eeprom、pram、mram、reram、hbm(高带宽存储器)或hmc(混合存储器立方体))、专用集成电路(asic)芯片、通用图形处理单元(gpgpu)芯片或图形双数据速率(gddr)芯片。或者，第一半导体芯片ch1可以是存储芯片，第二半导体芯片ch2可以是驱动第一半导体芯片ch1的逻辑芯片或外围电路芯片。
45.在本实施例中，第一半导体芯片ch1和第二半导体芯片ch2是相同类型的存储芯片。第一半导体芯片ch1包括接合到其底表面的第一芯片导电凸块cb1。第二半导体芯片ch2包括接合到其底表面的第二芯片导电凸块cb2。图1描绘了第二芯片导电凸块cb2的平面布置，但为了说明的清楚，省略了第一芯片导电凸块cb1的平面布置。当在俯视图中观察时，第一芯片导电凸块cb1的布置与第二芯片导电凸块cb2的布置相同。
46.参考图3a，在本实施例中，第一半导体芯片ch1包括位于半导体基板si上的多个晶体管tr、芯片布线ict和第二芯片接合焊盘bp1。半导体基板si可以是半导体材料(诸如硅)的绝缘体上硅(soi)基板或单晶基板。半导体基板si中设置有限定有源区的器件隔离层fo。晶体管tr位于有源区上。晶体管tr包括源极/漏极区和栅电极。晶体管tr被多层芯片介电层ild覆盖。每个芯片介电层ild具有单层或多层结构，其包括氧化硅层、氮化硅层、氮氧化硅层或多孔介电层中的至少一种。芯片布线ict介于芯片介电层ild之间并电连接到晶体管tr。第二芯片接合焊盘bp1连接到芯片布线ict并包括导电材料。第二芯片接合焊盘bp1部分地被钝化层pv覆盖。钝化层pv包括例如氮化硅层。第一芯片导电凸块cb1接合到相应的第一芯片接合焊盘bp1。第一芯片导电凸块cb1与晶体管tr或芯片布线ict垂直交叠。另外，第一半导体芯片ch1还包括存储图案，诸如电容器、磁隧道结(mtj)图案、相变材料图案、可变电阻图案或电荷存储图案，其中每一个都连接到晶体管tr和/或芯片布线ict。晶体管tr和芯片布线ict形成各种内部电路。第二半导体芯片ch2具有与参考图3a讨论的第一半导体芯片ch1的内部结构相同或相似的内部结构。
47.在本实施例中，第一内部连接构件isb1接合到第一芯片导电凸块cb1。然而，实施例不限于此，并且在其他实施例中，省略第一芯片导电凸块cb1，并且第一内部连接构件isb1直接接合到第二芯片接合焊盘bp1。第二内部连接构件isb2接合到第二芯片导电凸块cb2。然而，实施例不限于此，并且在其他实施例中，省略第二芯片导电凸块cb2，并且第二内部连接构件isb2直接接合到第二半导体芯片ch2的第二芯片接合焊盘。
48.参考图2a和图3b，在本实施例中，每个第二芯片导电凸块cb2具有第一宽度w1。每个第一层模制通路mv1具有与第一宽度w1相同或大于第一宽度w1的第二宽度w2。每个第一层模制通路mv1具有圆柱形，并且第二宽度w2在其高度上是恒定的。每个第一层模制通路mv1具有第一高度h1。例如，第一高度h1在大约150μm至大约190μm的范围内。
49.参考图3b，在本实施例中，第一再分布基板rs1具有位于其中的第一通路结构vs1。第一通路结构vs1具有其中第一再分布图案rp1、第二再分布图案rp2和第三再分布图案rp3的通路部分vp彼此垂直对齐的结构。第二再分布基板rs2具有位于其中的第二通路结构vs2。第二通路结构vs2具有其中第四再分布图案rp4和第五再分布图案rp5的通路部分vp彼
此垂直对齐的结构。
50.在本实施例中，第一半导体芯片ch1和第二半导体芯片ch2均不包括穿透包含在其中的半导体基板si的穿硅通路(tsv)。
51.如图1所示，在本实施例中，第一半导体芯片ch1和第二半导体芯片ch2中的每一者在第一方向d1上具有芯片宽度wt。第一半导体芯片ch1和第二半导体芯片ch2在第一方向d1上彼此偏移。当在俯视图中观察时，第二半导体芯片ch2的一部分与第一半导体芯片ch1的一部分交叠。第二半导体芯片ch2在与第一半导体芯片ch1的一部分交叠的部分处具有交叠宽度wo。交叠宽度wo在芯片宽度wt的大约10％至大约90％的范围内。在本实施例中，交叠宽度wo在芯片宽度wt的大约30％至大约45％的范围内。第二半导体芯片ch2具有彼此相对的第一芯片侧壁csw1和第二芯片侧壁csw2。第一芯片侧壁csw1不与第一半导体芯片ch1交叠。第二芯片侧壁csw2与第一半导体芯片ch1交叠。
52.在本实施例中，第二芯片导电凸块cb2包括第二芯片中央导电凸块cb2(c1)和cb2(c2)、第二芯片右导电凸块cb2(r)和第二芯片左导电凸块cb2(l)。第二芯片中央导电凸块cb2(c1)和cb2(c2)在第二半导体芯片ch2的中央部分沿着第二方向d2布置为两列。如图1所示，第二芯片右导电凸块cb2(r)位于第二芯片中央导电凸块cb2(c1)和cb2(c2)的右侧，第二芯片左导电凸块cb2(l)位于第二芯片中央导电凸块cb2(c1)和cb2(c2)的左侧。第二芯片中央导电凸块cb2(c1)和cb2(c2)是信号引脚，例如数据引脚和/或命令/访问引脚。第二芯片右导电凸块cb2(r)和第二芯片左导电凸块cb2(l)中的至少一者是施加电源电压的电源引脚或施加接地电压的接地引脚。在本实施例中，第二芯片中央导电凸块cb2(c1)和cb2(c2)以及第二芯片右导电凸块cb2(r)均不与第一半导体芯片ch1交叠，而第二芯片左导电凸块cb2(l)与第一半导体芯片ch1交叠。
53.在本实施例中，第二芯片中央导电凸块cb2(c1)、cb2(c2)和第二芯片右导电凸块cb(r)中的一者或更多者与第一层模制通路mv1垂直对齐。第二芯片左导电凸块cb2(l)不与第一层模制通路mv1垂直对齐。第一层模制通路mv1包括与对应的第二芯片中央导电凸块cb2(c1)和cb2(c2)交叠的第一层中央模制通路mv1(c1)和mv1(c2)，与对应的第二芯片右导电凸块cb(r)交叠的第一层右模制通路mv1(r)，以及第一层外围模制通路mv1(p1)和mv1(p2)。当在俯视图中观察时，第一层外围模制通路mv1(p1)和mv1(p2)不与第一半导体芯片ch1和第二半导体芯片ch2中的任何一者交叠，并且位于第一半导体芯片ch1和第二半导体芯片ch2的外部。
54.在本实施例中，第一芯片导电凸块cb1的布置与第二芯片导电凸块cb2的布置相同或相似。例如，第一芯片导电凸块cb1包括第一芯片中央导电凸块cb1(c1)和cb1(c2)、第一芯片右导电凸块cb1(r)和第一芯片左导电凸块cb1(l)。
55.参考图2a和图3b，在本实施例中，第二芯片中央导电凸块cb2(c1)和cb2(c2)的第二芯片第一中央导电凸块cb2(c1)通过第二再分布基板rs2中的一个第二通路结构vs2、第一层第一中央模制通路mv1(c1)、一个第三再分布图案rp3和第二再分布图案rp2中的第二再分布图案rp2(1)连接到一个第一芯片右导电凸块cb1(r)。因此，第二半导体芯片ch2电连接到第一半导体芯片ch1。第二芯片第一中央导电凸块cb2(c1)与第二通路结构vs2和第一层第一中央模制通路mv1(c1)中的一者垂直对齐。因此，由于将第二半导体芯片ch2连接到第一半导体芯片ch1的连接路径的长度减小，所以信号传递速度增加。
56.参考图2a和图3b，在本实施例中，第二芯片中央导电凸块cb2(c1)和cb2(c2)中的至少一者连接到至少一个外部连接端子osb。具体地，第二芯片中心导电凸块cb2(c1)和cb2(c2)中的第二芯片第二中央导电凸块cb2(c2)通过第二再分布基板rs2中的一个第二通路结构vs2、第一层第二中央模制通路mv1(c2)、一个第一通路结构vs1和一个下凸块ub连接到一个外部连接端子osb。因此，第二半导体芯片ch2利用外部设备收发信号。第二芯片第二中央导电凸块cb2(c2)与第二再分布基板rs2中的一个第二通路结构vs2、第一层第二中央模制通路mv1(c2)、一个第一通路结构vs1以及一个下凸块ub垂直对齐。因此，由于将第二半导体芯片ch2连接到外部连接端子osb的连接路径的长度减小，信号传递速度增加。
57.与上面讨论的相同或相似，参考图2a，在本实施例中，至少一个第二芯片右导电凸块cb2(r)连接到至少一个外部连接端子osb。具体地，至少一个第二芯片右导电凸块cb2(r)连接到第二再分布基板rs2中的一个第二通路结构vs2、一个第一层右模制通路mv1(r)、一个第一通路结构vs1和一个下凸块ub并与它们垂直对齐。
58.参考图2a，在本实施例中，至少一对相邻的第二芯片右导电凸块cb2(r)通过一个第二再分布图案rp2的线部分lp彼此连接，因此被提供有相同的信号。至少一对相邻的第二芯片右导电凸块cb2(r)共享一个外部连接端子osb。
59.参考图1和图2b，在本实施例中，第二芯片左导电凸块cb2(l)包括第二芯片第一左导电凸块cb2(l1)、第二芯片第二左导电凸块cb2(l2)和第二芯片第三左导电凸块cb2(l3)。第二芯片第一左导电凸块cb2(l1)通过第四再分布图案rp4的一个rp4(1)的线部分lp电连接到第一层第一外围模制通路mv1(p1)。第二芯片第二左导电凸块cb2(l2)和第二芯片第三左导电凸块cb2(l3)均通过第四再分布图案rp4的另一rp4(2)的线部分lp电连接到第一层第二外围模制通路mv1(p2)。当在俯视图中观察时，第四再分布图案rp4的另一rp4(2)具有“f”形状。
60.半导体封装件应当具有提高的性能和容量。内部电路数目的增加提高了半导体芯片的性能和容量，但也增加了半导体芯片的尺寸。半导体芯片尺寸的增加导致晶圆产量的降低。在制造和堆叠小型半导体芯片的结构中，半导体封装件的性能和容量增加。在这种结构中，一个或更多个通路用于将小型半导体芯片彼此连接。
61.然而，包括通路的半导体芯片比不包括通路的半导体芯片大。内部电路可能不适合于通路所在的tsv区域，因此半导体芯片的尺寸随着tsv区域的尺寸增加而增加。另外，形成额外的芯片布线线路以将通路连接到内部电路，因此半导体芯片的生产成本增加。特别地，在高度集成的半导体芯片中，芯片布线线路具有精细的线宽，这需要高成本的极紫外(euv)光刻工艺，增加了生产成本。在本发明构思的实施例中，与包括通路的半导体芯片相比，第一半导体芯片ch1和第二半导体芯片ch2不包括通路，因此具有减小的尺寸和生产成本。
62.另外，导电凸块在包括堆叠的半导体芯片和通路的结构中彼此交叠。因此，再分布图案具有相对长的线部分来分割信号，这增加了信号传递距离并降低了运行速度。相比之下，在本发明构思的实施例中，不使用通路(tsv)。相反，第一层模制通路mv1用于将第二半导体芯片ch2连接到第一半导体芯片ch1和第一再分布基板rs1中的一者或更多者。在本发明构思的实施例中，一个第一层模制通路mv1与第二导电凸块cb2垂直对齐或相邻，并且相应地减小信号传递距离以提高运行速度。此外，在本发明构思的实施例中，第一层模制通路
mv1和再分布图案增加了布线的自由度。
63.图4是根据本发明构思的一些实施例的半导体封装件的横截面图。
64.参考图4，根据本实施例的半导体封装件1001包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第二子半导体封装件spk2与参考图1至图3b所述的第二子半导体封装件相同或相似。第一子半导体封装件spk1被塑形为芯片第一型扇出晶圆级封装(fowlp)。第一子半导体封装件spk1包括第一再分布基板rs1、安装在第一再分布基板rs1上的第一半导体芯片ch1和覆盖第一半导体芯片ch1的第一模制层md1。第一半导体芯片ch1与第一再分布基板rs1直接接触。第一子半导体封装件spk1不包括图2a的第一内部连接构件isb1。第一半导体芯片ch1不包括图2a的第一芯片导电凸块cb1。第一再分布基板rs1中的第一再分布图案rp1、第二再分布图案rp2和第三再分布图案rp3中的每一者包括整体连接成单个整体的通路部分vp和线部分lp。通路部分vp位于线部分lp上。阻挡/晶种层bm介于第一再分布图案rp1与第一再分布介电层rl1之间、第二再分布图案rp2与第二再分布介电层rl2之间以及第三再分布图案rp3与第三再分布介电层rl3之间。第三再分布图案rp3的通路部分vp与第一半导体芯片ch1的第一芯片接合焊盘bp1接触或相邻。外部连接端子osb与第一再分布图案rp1的线部分lp接触。第二半导体芯片ch2通过第三再分布图案rp3的一个rp3(1)电连接到第一半导体芯片ch1。其他配置与参考图1至图3b描述的配置相同或相似。
65.图5是根据本发明构思的一些实施例的半导体封装件的横截面图。
66.参考图5，根据本实施例的半导体封装件1002包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第二子半导体封装件spk2与参考图1至图3b所述的第二子半导体封装件相同或相似。第一子半导体封装件spk1被塑形为芯片最新型扇出面板级封装(foplp)。第一子半导体封装件spk1包括第一再分布基板rs1、安装在第一再分布基板rs1上的连接基板900和安装在第一再分布基板rs1上的第一半导体芯片ch1。
67.在本实施例中，连接基板900位于第一半导体芯片ch1的一侧。连接基板900包括多个基底层910和多个导电结构920。基底层910包括介电材料。例如，基底层910包括碳基材料、陶瓷或聚合物中的一种或更多种。导电结构920包括连接焊盘921、第一连接通路922、连接线923和第二连接通路924。连接线923具有焊盘或线性形状。当在俯视图中观察时，导电结构920的布置与图1中描绘的第一层模制通路mv1的布置相同或相似。一个或更多个第二芯片导电凸块cb2与导电结构920垂直对齐。连接基板900通过第三内部连接构件isb3连接到第一再分布基板rs1。
68.在本实施例中，第一下填充层uf1介于第一半导体芯片ch1与第一再分布基板rs1之间。第二下填充层uf2介于第二半导体芯片ch2与第二再分布基板rs2之间。第三下填充层uf3介于连接基板900与第一再分布基板rs1之间。第一下填充层uf1、第二下填充层uf2和第三下填充层uf3中的每一者包括热固化树脂或光固化树脂。第一下填充层uf1、第二下填充层uf2和第三下填充层uf3中的每一者还包括分散在热固化树脂或光固化树脂层中的有机或无机填料。其他配置与参考图1至图3b描述的配置相同或相似。
69.图6是根据本发明构思的一些实施例的半导体封装件的横截面图。
70.参考图6，根据本实施例的半导体封装件1003包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。半导体封装件1003被塑形为封装体叠层。第一子半导体封装件spk1包括第一封装基板10、安装在第一封装基板10上的第一半导体芯片ch1和覆
盖第一半导体芯片ch1的第一模制层md1。第二子半导体封装件spk2包括第二封装基板30、安装在第二封装基板30上的第二半导体芯片ch2和覆盖第二半导体芯片ch2的第二模制层md2。
71.在本实施例中，第一封装基板10和第二封装基板30中的每一者是双层或多层印刷电路板。第一封装基板10包括第一介电主体层12、分别位于第一介电主体层12的顶表面和底表面上的第一基板上焊盘14和第一基板下焊盘19、穿透第一介电主体层12并将第一基板上焊盘14连接到第一基板下焊盘19的第一基板通路16以及第一基板内部线18。第二封装基板30包括第二介电主体层32、分别位于第二介电主体层32的顶表面和底表面上的第二基板上焊盘34和第二基板下焊盘36、穿透第二介电主体层32并将第二基板上焊盘34连接到第二基板下焊盘36的第二基板通路38以及第二基板内部线39。第一介电主体层12和第二介电主体层32中的每一者包括热固性树脂(例如环氧树脂)、热塑性树脂(例如聚酰亚胺)或其中热固性树脂或热塑性树脂浸渍有增强材料(例如玻璃纤维和/或无机填料)的树脂，其中，浸渍树脂包括预浸料、耐火材料-4(fr4)或光敏树脂中的一种，但本发明构思的实施例不限于此。
72.在本实施例中，第一基板上焊盘14、第一基板下焊盘19、第一基板通路16、第一基板内部线18、第二基板上焊盘34、第二基板下焊盘36、第二基板通路38和第二基板内部线39中的每一者包括金属，例如铜、金、铝或镍。
73.在本实施例中，封装连接构件20穿透第一模制层md1，并将第一封装基板10连接到第二封装基板30。每个封装连接构件20包括锡、银或镍中的至少一种。焊球被融合以形成封装连接构件20。每个封装连接构件20具有凸起的中央部分。当在俯视图中观察时，封装连接部件20的布置与图1中描绘的第一层模制通路mv1的布置相同或相似。
74.在本实施例中，第一基板内部线18将第二半导体芯片ch2连接到第一半导体芯片ch1。第二半导体芯片ch2中的一些第二芯片导电凸块cb2与第二基板通路38、封装连接构件20和第一基板通路16垂直对齐。因此，传递距离减小，运行速度增加。其他配置与参考图1至图5描述的配置相同或相似。
75.图7是根据本发明构思的一些实施例的半导体封装件的横截面图。
76.参考图7，根据本实施例的半导体封装件1004被配置为使得第一半导体芯片ch1与第二再分布基板rs2的底表面接触。第一模制层md1的顶表面与第一半导体芯片ch1的顶表面共面。第二模制层md2的顶表面与第二半导体芯片ch2的顶表面共面。第一下填充层uf1介于第一半导体芯片ch1与第一再分布基板rs1之间。第二下填充层uf2介于第二半导体芯片ch2与第二再分布基板rs2之间。
77.在本实施例中，当沿第二方向d2观察时，第一层模制通路mv1关于第一半导体芯片ch1不对称地布置。在本实施例中，当沿第二方向d2观察时，第一半导体芯片ch1的一侧的第一层模制通路mv1的数目大于第一半导体芯片ch1的另一侧的第一层模制通路mv1的数目。如图7所示，六个第一层模制通路mv1位于第一半导体芯片ch1的右侧，一个第一层模制通路mv1位于第一半导体芯片ch1的左侧。位于第一半导体芯片ch1左侧的第一层模制通过mv1被称为第一层外围模制通路mv1(p1)，并且不与第一半导体芯片ch1和第二半导体芯片ch2中的任何一者交叠。其他配置可以与参考图1至图6描述的配置相同或相似。
78.图8是根据本发明构思的一些实施例的半导体封装件的横截面图。
79.参考图8，根据本实施例的半导体封装件1005包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1与图2a的第一子半导体封装件相同或相似。第二子半导体封装件spk2不包括图2a的第二再分布基板rs2。第二内部连接构件isb2将第二半导体芯片ch2直接连接到第一层模制通路mv1。第二模制层md2与第一模制层md1的顶表面接触。即，第二模制层md2的底表面与第一模制层md1的顶表面接触。支撑图案40介于第二半导体芯片ch2的底表面与第一半导体芯片ch1上的第一模制层md1的顶表面之间。支撑图案40包括介电材料或热界面材料(tim)。其他配置与参考图1至图6描述的配置相同或相似。
80.图9是根据本发明构思的一些实施例的半导体封装件的横截面图。
81.参考图9，根据本实施例的半导体封装件1006包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1与图2a的第一子半导体封装件相同或相似。第二子半导体封装件spk2还包括位于第二半导体芯片ch2的第二芯片侧壁csw2附近但与之间隔开的虚设半导体芯片dch以及粘合层52。粘合层52介于虚设半导体芯片dch与第二再分布基板rs2之间。虚设半导体芯片dch不具有电路。虚设半导体芯片dch包括硅，并且具有与第一半导体芯片ch1和第二半导体芯片ch2相同或相似的物理特性或热特性，因此它可以帮助抑制或减少半导体封装件1006的翘曲。例如，虚设半导体芯片dch具有与第一半导体芯片ch1和第二半导体芯片ch2相同的热膨胀系数。虚设半导体芯片dch不电连接到第二再分布基板rs2。其他结构特征与参考图2a描述的结构特征相同或相似。
82.图10是根据本发明构思的一些实施例的半导体封装件的横截面图。
83.参考图10，根据本实施例的半导体封装件1007包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1与图2a的第一子半导体封装件相同或相似。第二子半导体封装件spk2还包括第三半导体芯片ch3，该第三半导体芯片ch3位于第二半导体芯片ch2的第二芯片侧壁csw2附近但与之间隔开。第三半导体芯片ch3包括与第一半导体芯片ch1交叠的第三芯片导电凸块cb3。第三内部连接构件isb3用于将第三半导体芯片ch3安装到第二再分布基板rs2上。第四再分布图案rp4中的一个rp4(2)将第二半导体芯片ch2连接到第三半导体芯片ch3。第四再分布图案rp4中的另一rp4(3)将第三半导体芯片ch3连接到第一层第一外围模制通路mv1(p1)。第三半导体芯片ch3包括内部电路。第三半导体芯片ch3不同于第一半导体芯片ch1和第二半导体芯片ch2。第三半导体芯片ch3包括硅，并且具有与第一半导体芯片ch1和第二半导体芯片ch2的物理特性或热特性相同或相似的物理特性或热特性，因此它有助于抑制或减少半导体封装件1007的翘曲。例如，第三半导体芯片ch3具有与第一半导体芯片ch1和第二半导体芯片ch2相同的热膨胀系数。其他结构特征可以与参考图2a讨论的结构特征相同或相似。
84.图11是根据本发明构思的一些实施例的半导体封装件的横截面图。
85.参考图11，根据本实施例的半导体封装件1008包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第二子半导体封装件spk2还包括第三半导体芯片ch3，该第三半导体芯片ch3位于第二半导体芯片ch2的一侧附近并与之间隔开。第二半导体芯片ch2和第三半导体芯片ch3相对于第一半导体芯片ch1对称地定位。第三半导体芯片ch3包括第三芯片导电凸块cb3。第三半导体芯片ch3的一部分与第一半导体芯片ch1交叠，并且第三半导体芯片ch3的另一部分从第一半导体芯片ch1横向突出。一个或更多个第三芯片导电凸
块cb3与第一半导体芯片ch1交叠，并且一个或更多个其他第三芯片导电凸块cb3不与第一半导体芯片ch1交叠。第二半导体芯片ch2和第三半导体芯片ch3通过第四再分布图案rp4中的一个rp4(1)彼此电连接。第一半导体芯片ch1至第三半导体芯片ch3可以彼此相同或者可以彼此不同。
86.如图11所示，在实施例中，第一层模制通路mv1包括位于第一半导体芯片ch1右侧的第一层右模制通路mv1(r)和位于第一半导体芯片ch1左侧的第一层左模制通路mv1(l)。当沿第二方向d2观察时，第一层模制通路mv1关于第一半导体芯片ch1对称地布置。当沿第二方向d2观察时，第一半导体芯片ch1右侧的第一层模制通路mv1(r)的数目与第一半导体芯片ch1左侧的第一层模制通路mv1(l)的数目相同。如图11所示，四个第一层模制通路mv1(r)位于第一半导体芯片ch1的右侧，四个第一层模制通路mv1(l)位于第一半导体芯片ch1的左侧。第一层右模制通路mv1(r)与第二半导体芯片ch2中相应的第二导电凸块cb2垂直对齐，并将第二半导体芯片ch2连接到第一再分布基板rs1。第一层左模制通路mv1(l)与第三半导体芯片ch3中相应的第三导电凸块cb3垂直对齐，并将第三半导体芯片ch3连接到第一再分布基板rs1。第一半导体芯片ch1通过第二再分布图案rp2中的一个rp2(1)连接到第二半导体芯片ch2。第一半导体芯片ch1通过第二再分布图案rp2中的另一rp2(2)连接到第三半导体芯片ch3。其他结构特征与上面参考图10描述的那些结构特征相同或相似。
87.图12是根据本发明构思的一些实施例的半导体封装件的横截面图。
88.参考图12，根据本实施例的半导体封装件1009包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1还包括第四半导体芯片ch4，该第四半导体芯片ch4位于第一半导体芯片ch1的一侧附近并与之间隔开。第四半导体芯片ch4包括第四芯片导电凸块cb4。第四内部连接构件isb4将第四半导体芯片ch4安装在第一再分布基板rs1上。第一半导体芯片ch1和第四半导体芯片ch4通过第二再分布图案rp2中的一个rp2(1)彼此连接。第二半导体芯片ch2不与第一半导体芯片ch1交叠。第二半导体芯片ch2的一部分与第四半导体芯片ch4交叠，第二半导体芯片ch2的另一部分从第四半导体芯片ch4横向突出。
89.在一个实施例中，第二子半导体封装件spk2还包括第三半导体芯片ch3，该第三半导体芯片ch3位于第二半导体芯片ch2的一侧附近但与之间隔开。第三半导体芯片ch3包括第三芯片导电凸块cb3。第三半导体芯片ch3的一部分与第一半导体芯片ch1交叠，并且第三半导体芯片ch3的另一部分从第一半导体芯片ch1横向突出。一个或更多个第三芯片导电凸块cb3与第一半导体芯片ch1交叠，并且剩余第三芯片导电凸块cb3不与第一半导体芯片ch1交叠。第二半导体芯片ch2和第三半导体芯片ch3通过第四再分布图案rp4中的一个rp4(1)彼此电连接。第一半导体芯片ch1至第四半导体芯片ch4可以彼此相同或者可以彼此不同。
90.如图12所示，在实施例中，第一层模制通路mv1包括位于第四半导体芯片ch4右侧的第一层右模制通路mv1(r)和位于第一半导体芯片ch1左侧的第一层左模制通路mv1(l)。当沿第二方向d2观察时，第一层模制通路mv1关于第一半导体芯片ch1对称地布置。当沿第二方向d2观察时，第四半导体芯片ch4右侧的第一层模制通路mv1(r)的数目与第一半导体芯片ch1左侧的第一层模制通路mv1(l)的数目相同。如图12所示，三个第一层模制通路mv1(r)位于第四半导体芯片ch4的右侧，三个第一层模制通路mv1(l)位于第一半导体芯片ch1的左侧。第一层右模制通路mv1(r)与第二半导体芯片ch2中相应的第二导电凸块cb2垂直对
齐，并将第二半导体芯片ch2连接到第一再分布基板rs1。第一层左模制通路mv1(l)与第三半导体芯片ch3中相应的第三导电凸块cb3垂直对齐，并将第三半导体芯片ch3连接到第一再分布基板rs1。第一半导体芯片ch1通过第二再分布图案rp2中的一个rp2(1)连接到第四半导体芯片ch4。第一半导体芯片ch1通过第二再分布图案rp2中的另一rp2(2)连接到第三半导体芯片ch3。第四半导体芯片ch4通过第二再分布图案rp2的另一rp2(3)连接到第二半导体芯片ch2。其他结构特征与上面参考图11讨论的那些结构特征相同或相似。
91.图13是根据本发明构思的一些实施例的半导体封装件的横截面图。
92.参考图13，根据本实施例的半导体封装件1010包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1还包括第四半导体芯片ch4，该第四半导体芯片ch4位于第一半导体芯片ch1的一侧附近并与之间隔开。第二子半导体封装件spk2还包括第三半导体芯片ch3，该第三半导体芯片ch3位于第二半导体芯片ch2的一侧附近并与之间隔开。
93.如图13所示，在实施例中，第一层模制通路mv1可以包括位于第一半导体芯片ch1右侧的第一层左模制通路mv1(l)和位于第四半导体芯片ch4左侧的第一层右模制通路mv1(r)。在实施例中，第三半导体芯片ch3、第一半导体芯片ch1和第一层左模制通路mv1(l)相对于第二半导体芯片ch2、第四半导体芯片ch4和第一层右模制通路mv1(r)对称布置。第一层右模制通路mv1(r)与第二半导体芯片ch2中相应的第二导电凸块cb2垂直对齐，并将第二半导体芯片ch2连接到第一再分布基板rs1。第一层左模制通路mv1(l)与第三半导体芯片ch3中相应的第三导电凸块cb3垂直对齐，并将第三半导体芯片ch3连接到第一再分布基板rs1。第二半导体芯片ch2和第三半导体芯片ch3通过第二再分布图案rp2中的一个rp2(1)彼此电连接。第一半导体芯片ch1通过第二再分布图案rp2中的另一rp2(2)连接到第三半导体芯片ch3。第四半导体芯片ch4通过第二再分布图案rp2中的另一rp2(3)连接到第二半导体芯片ch2。其他配置与上面参考图12描述的配置相同或相似。
94.图14a是根据本发明构思的一些实施例的半导体封装件的横截面图。
95.参考图14a，根据本实施例的半导体封装件1011包括顺序堆叠的第一子半导体封装件spk1、第二子半导体封装件spk2、第三子半导体封装件spk3和第四子半导体封装件spk4。第一子半导体封装件spk1与图2a的第一子半导体封装件相同或相似，并且这也适用于第二子半导体封装件spk2。第二子半导体封装件spk2还包括第二层模制通路mv2。第三子半导体封装件spk3包括第三再分布基板rs3、第三半导体芯片ch3、第三模制层md3和第三层模制通路mv3。第三再分布基板rs3包括顺序堆叠的第六再分布介电层rl6、第七再分布介电层rl7、第六再分布图案rp6和第七再分布图案rp7。第四子半导体封装件spk4包括第四再分布基板rs4、第四半导体芯片ch4和第四模制层md4。第四再分布基板rs4包括顺序堆叠的第八再分布介电层rl8、第九再分布介电层rl9、第八再分布图案rp8和第九再分布图案rp9。第一半导体芯片ch1至第四半导体芯片ch4在第一方向d1上彼此偏移。第一半导体芯片ch1至第四半导体芯片ch4具有阶梯形状。
96.在实施例中，第三半导体芯片ch3通过第二层模制通路mv2中的一个mv2(1)和第四再分布图案rp4中的一个rp4(1)电连接到第二半导体芯片ch2。第四半导体芯片ch4通过第三层模制通路mv3中的一个mv3(1)和第六再分布图案rp6中的一个rp6(1)电连接到第三半导体芯片ch3。第三半导体芯片ch3通过第二层模制通路mv2中的一个mv2(2)和第一层模制
通路mv1中的另一mv1(2)电连接到第一再分布基板rs1，并且第二层模制通路mv2(2)和第一层模制通路mv1(2)彼此垂直对齐。第四半导体芯片ch4通过彼此垂直对齐的第一层模制通路mv1至第三层模制通路mv3电连接到第一再分布基板rs1。其他配置与参考图1至图13描述的配置相同或相似。
97.图14b是根据本发明构思的一些实施例的半导体封装件的横截面图。
98.参考图14b，根据本实施例的半导体封装件1012包括第一子半导体封装件spk1、第二子半导体封装件spk2、第三子半导体封装件spk3和第四子半导体封装件spk4。第一子半导体封装件spk1与图14a的第一子半导体封装件spk1相同或相似，并且这也适用于第二子半导体封装件spk2。第二子半导体封装件spk2类似于图14a的第二子半导体封装件spk2，并且还包括第一虚设半导体芯片dch1和第一粘合层52。第三子半导体封装件spk3类似于图14a的第三子半导体封装件spk3，并且还包括第二虚设半导体芯片dch2和第二粘合层54。第四子半导体封装件spk4类似于图14a的第四子半导体封装件spk4，并且还包括第三虚设半导体芯片dch3和第三粘合层56。第一虚设半导体芯片dch1至第三虚设半导体芯片dch3的宽度彼此不同。例如，第二虚设半导体芯片dch2的宽度大于第一虚设半导体芯片dch1的宽度并且小于第三虚设半导体芯片dch3的宽度。
99.在实施例中，第三半导体芯片ch3通过第二层模制通路mv2中的一个mv2(1)、第一层模制通路mv1中的一个mv1(1)、第二再分布图案rp2中的一个rp2(2)和第一层模制通路mv1中的另一mv1(2)电连接到第二半导体芯片ch2。第四半导体芯片ch4通过第三层模制通路mv3中的一个mv3(1)、第二层模制通路mv2中的另一mv2(2)、第一层模制通路mv1中的另一mv1(3)和第二再分布图案rp2中的另一rp2(3)电连接到第三半导体芯片ch3。其他结构特征与参考图14a描述的结构特征相同或相似。
100.在本实施例中，图14b的第一虚设半导体芯片dch1至第三虚设半导体芯片dch3中的至少一者可替换为实际工作的任意半导体芯片，例如图10的第三半导体芯片ch3。
101.图15是根据本发明构思的一些实施例的半导体封装件的俯视图。
102.参考图2a和图15，根据本实施例的半导体封装件1013包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1包括沿第二方向d2并排安装在第一再分布基板rs1上的第一半导体芯片ch1和第三半导体芯片ch3。第二子半导体封装件spk2包括沿第二方向d2并排安装在第二再分布基板rs2上的第二半导体芯片ch2和第四半导体芯片ch4。第一子半导体封装件spk1包括第一层背面模制通路mv1(b)，该第一层背面模制通路mv1(b)穿透第一模制层md1并与第三半导体芯片ch3中的第二芯片导电凸块cb2交叠。第二半导体芯片ch2的一部分与第一半导体芯片ch1交叠。第四半导体芯片ch4的一部分与第三半导体芯片ch3交叠。第一子半导体封装件spk1包括第一层前侧模制通路mv1(f)，该第一层前侧模制通路mv1(f)穿透第一模制层md1并与第四半导体芯片ch4中的第四芯片导电凸块cb4交叠。其他配置可以与参考图1至图3b描述的配置相同或相似。
103.图16a是根据本发明构思的一些实施例的半导体封装件的俯视图。图16b是图16a所示的半导体封装件的透视图。为了清楚说明，从图16b中省略了第二再分布基板rs2。
104.参考图16a和图16b，根据本实施例的半导体封装件1014被配置为使得第二半导体芯片ch2与第一半导体芯片ch1相交。第二半导体芯片ch2在第一方向d1上伸长，并且第二芯片导电凸块cb2位于第二半导体芯片ch2的相对侧附近。第一半导体芯片ch1在第二方向d2
上伸长，并且第一芯片导电凸块cb1位于第一半导体芯片ch1的相对侧附近。第二芯片导电凸块cb2不与第一半导体芯片ch1交叠，并且被暴露在第一半导体芯片ch1的相对侧。第一层模制通路mv1位于第一半导体芯片ch1的相对侧。其他配置与参考图1至图3b讨论的配置相同或相似。
105.图17是根据本发明构思的一些实施例的半导体封装件的横截面图。
106.参考图17，根据本实施例的半导体封装件1015包括顺序堆叠的第一子半导体封装件spk1和第二子半导体封装件spk2。第一子半导体封装件spk1包括第一再分布基板rs1、第一半导体芯片ch1、第一模制层md1和第一层模制通路mv1。第二子半导体封装件spk2包括第二再分布基板rs2、第二半导体芯片ch2和第二模制层md2。第一子半导体封装件spk1与图1至图3的第一子半导体封装件spk1相同或相似，这也适用于第二子半导体封装件spk2。
107.在本实施例中，第二芯片导电凸块cb2之间的间隔与第一层模制通路mv1之间的间隔不同。第二半导体芯片ch2的第二芯片第二中央导电凸块cb2(c2)通过第四再分布图案rp4中的一个rp4(3)的线部分lp连接到第一层第二中央模制通路mv1(c2)。第二芯片第二中央导电凸块cb2(c2)不与第一层第二中央模制通路mv1(c2)垂直对齐。第一层第二中央模制通路mv1(c2)通过第一再分布图案rp1中的一个rp1(1)连接到一个下凸块ub。第一层第二中央模制通路mv1(c2)与第一再分布图案rp1中的一个rp(1)的通路部分vp垂直对齐。
108.在本实施例中，第二半导体芯片ch2中相邻的第二芯片右导电凸块cb2(r)通过第四再分布图案rp4中的另一rp4(4)的线部分lp彼此连接，并因此连接到一个第一层右模制通路mv1(r)。
109.在本实施例中，一个第二芯片右导电凸块cb2(r)与另一第一层右模制通路mv1(r)、第一通路结构vs1和第二通路结构vs2垂直对齐。其他配置与参考图1至图3b描述的配置相同或相似。
110.如上所述，图17的半导体封装件1015被配置为使得再分布图案克服了模制通路mv1的节距和布置，并有助于与外部连接端子osb的布线，这增加了布线的自由度。
111.根据本发明构思的实施例，半导体封装件的半导体芯片中不包括通路，因此可以减小半导体芯片的尺寸和生产成本。另外，根据本发明构思的实施例的半导体封装件包括彼此部分交叠的堆叠半导体芯片，以减小半导体封装件的尺寸并展示高容量和优异性能。此外，模制通路连接位于上部位置的半导体芯片，这减少了信号传递距离，提高了运行速度和布线自由度。
112.尽管已经描述了附图中所示的本发明构思的一些实施例，但本领域技术人员将理解，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种更改和修改。本领域技术人员将清楚，在不脱离本发明构思的实施例的范围和精神的情况下，可以对其进行各种替换、修改和改变。图1至图17的实施例可以彼此组合。