存储器单元和具有存储器单元的半导体存储器件的制作方法

存储器单元和具有存储器单元的半导体存储器件
1.相关申请的交叉引用
2.本技术要求2021年2月1日提交的申请号为10-2021-0014052的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开涉及一种半导体存储器件，更具体而言，涉及一种存储器单元或包括该存储器单元的半导体存储器件。


背景技术：

4.二维半导体存储器件的集成度主要由单位存储器单元所占的面积来确定。因此，形成微观图案的技术水平极大地影响了集成度。二维半导体存储器件的集成度还在不断提高。然而，这种增加是有限的，因为精细图案需要非常昂贵的工具。因此，正在提出具有以三维方式布置的存储器单元的三维(3d)半导体存储器件。


技术实现要素：

5.本公开的实施例提供了高度集成的存储器单元和包括该存储器单元的半导体存储器件。
6.根据本发明的一个实施例，一种半导体存储器件包括：衬底；有源层，其与所述衬底间隔开，在与所述衬底平行的方向上延伸，并包括薄体沟道；以及位线，其在与所述衬底垂直的方向上延伸并连接至所述有源层的一侧；电容器，其连接至所述有源层的另一侧；以及第一字线和第二字线，其在与所述薄体沟道交叉的方向上延伸，所述薄体沟道插入在所述第一字线与所述第二字线之间，其中所述薄体沟道的厚度小于(即，薄于) 所述第一字线和所述第二字线的厚度。
7.根据一个实施例，一种半导体存储器件包括：衬底和存储器单元阵列，所述存储器单元阵列包括沿着与衬底垂直的方向层叠的存储器单元，其中每个存储器单元包括：位线，其相对于所述衬底垂直取向；电容器，其与所述位线横向间隔开；有源层，其在所述位线与所述电容器之间横向取向；以及字线，其设置在所述有源层的上部并横向取向，以与所述有源层相交，其中所述有源层包括薄体沟道，所述薄体沟道的厚度小于所述字线的厚度。
8.根据一个实施例，一种半导体存储器件包括衬底和存储器单元的三维存储器单元阵列，所述三维存储器单元阵列设置在所述衬底上部上，其中，所述三维存储器单元阵列的每个存储器单元包括晶体管以及第一字线和第二字线，所述晶体管包括薄体沟道，所述薄体沟道取向为与所述衬底表面平行，所述第一字线和所述第二字线彼此相对，所述薄体沟道插入在所述第一字线与所述第二字线之间，所述薄体沟道的厚度薄于所述第一字线和所述第二字线的厚度。
9.本公开包括包含薄体沟道的垂直层叠的有源层。因此，可以通过改善浮体效应 (floating body effect，fbe)来改善刷新特性。
附图说明
10.图1是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
11.图2a是沿着图1的线a1-a1’截取的半导体存储器件的截面图。
12.图2b是晶体管tr的放大图。
13.图2c是晶体管tr’的修改示例。
14.图3a是根据本发明实施例的半导体存储器件的示意性立体图。
15.图3b是根据本发明实施例的半导体存储器件的布局图。
16.图3c是沿着图3b的线a11-a11’截取的半导体存储器件的截面图。
17.图4是根据本发明实施例的半导体存储器件的存储器单元阵列的示意性截面图。
18.图5a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
19.图5b是沿着图5a的线a2-a2’截取的半导体存储器件的截面图。
20.图5c是晶体管的放大图。
21.图5d是图4的晶体管tr10的修改示例。
22.图6a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
23.图6b是沿着图6a的线a3-a3’截取的半导体存储器件的截面图。
24.图6c是晶体管的放大图。
25.图6d是图6c的晶体管tr20的修改示例。
26.图7a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
27.图7b是沿着图7的线a4-a4’截取的截面图。
28.图8a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
29.图8b是沿着图8a的线a5-a5’截取的半导体存储器件的截面图。
30.图8c是晶体管的放大图。
31.图8d是晶体管tr40的修改示例。
32.图9是根据本发明实施例的半导体存储器件的示意性立体图。
33.图10a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
34.图10b是沿着图10a的线a6-a6’截取的半导体存储器件的截面图。
35.图10c是晶体管的放大图。
36.图11a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
37.图11b是沿着图11a的线a7-a7’截取的半导体存储器件的截面图。
38.图11c是晶体管的放大图。
具体实施方式
39.本文描述的各种实施例将参考截面图、平面图和框图来描述，它们是本发明的理想示意图。因此，可以通过制造技术和/或公差来修改附图的结构。本发明的实施例不限于附图中所示的具体结构，而是包括根据制造工艺可以产生的结构的任何变化。另外，附图中所示的任何区域和区域形状都具有示意图，旨在说明各个元件的区域结构的具体示例，并非旨在限制本发明的范围。
40.在下文描述的实施例可以通过垂直地层叠存储器单元来增加存储器单元密度，并降低寄生电容。
41.图1是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。图 2a是沿着图1的线a1-a1’截取的半导体存储器件的截面图。图2b是晶体管tr的放大图。
42.参见图1、图2a和图2b，根据本发明实施例的3d半导体存储器件的单位存储器单元mc可以包括：位线bl、晶体管tr和电容器cap。晶体管tr可以包括：有源层act、栅电介质层gd和双字线dwl。电容器cap可以包括存储节点sn、电介质层de和板式节点pn。位线bl可以具有在第一方向d1上延伸的柱形。有源层act可以具有在与第一方向d1相交的第二方向d2上延伸的条形。双字线dwl可以具有在与第一方向d1和第二方向d2相交的第三方向d3上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。
43.位线bl可以沿着第一方向垂直取向。位线bl可以称为垂直取向的位线或柱形位线。位线bl可以包括导电材料。位线bl可以包括硅基材料、金属基材料或其组合。位线bl可以包括例如多晶硅、金属、金属氮化物、金属硅化物或其组合。垂直层叠的存储器单元mc可以共享单个位线bl。例如，位线bl可以包括多晶硅、钛氮化合物(tin)、钨或其组合。例如，位线bl可以包括掺杂有n型杂质或钛氮化合物(tin)的多晶硅。位线bl可以包括钛氮化合物和钨的叠层(tin/w)。
44.晶体管tr可以包括：有源层act、栅电介质层gd和双字线dwl。dwl可以在第三方向d3上延伸，并且有源层act可以在第二方向d2上延伸。有源层act可以从位线bl横向布置。双字线dwl可以包括第一字线wl1和第二字线wl2。第一字线 wl1和第二字线wl2可以彼此面对，有源层act插入在第一字线wl1与第二字线 wl2之间。栅电介质层gd可以形成在有源层act的上表面和下表面上。栅电介质层 gd可以包括栅电介质层延伸部gde，栅电介质层延伸部gde覆盖双字线dwl的侧面，例如与第二源极/漏极区dr相邻的侧面。
45.有源层act可以包括半导体材料或氧化物半导体。例如，有源层act可以包括硅、锗、硅-锗或铟镓锌氧化物(igzo)。有源层act可以包括：薄体沟道ch、薄体沟道 ch与位线bl之间的第一源极/漏极区sr、薄体沟道ch与电容器之间的第二源极/漏极区dr。
46.第一源极/漏极区sr和第二源极/漏极区dr都可以掺杂有相同的导电杂质。第一源极/漏极区sr和第二源极/漏极区dr可以掺杂有n型杂质或p型杂质。第一源极/漏极区sr和第二源极/漏极区dr可以至少包括选自砷(as)、磷(p)、硼(b)、铟(in) 或它们的组合中的任何一种杂质。第一源极/漏极区sr的第一侧可以连接至位线bl。第一源极/漏极区sr的第二侧可以连接至薄体沟道ch。第二源极/漏极区dr的第一侧可以连接至存储节点sn。第二源极/漏极区dr的第二侧可以连接至薄体沟道ch。第一源极/漏极区sr的第二侧和第二源极/漏极区dr的第二侧可以分别与第一字线wl1的一侧和第二字线wl2的一侧部分地重叠。薄体沟道ch沿着第二方向d2的横向长度可以比第一源极/漏极区sr和第二源极/漏极区dr中的每一个沿着第二方向d2的横向长度更短。在一个实施例中，薄体沟道ch沿着第二方向d2的横向长度可以比第一源极/ 漏极区sr和第二源极/漏极区dr中的每一个沿着第二方向d2的横向长度更长。位线侧欧姆接触boc可以形成在第一源极/漏极区sr与位线bl之间。位线侧欧姆接触boc 可以通过位线bl的金属与第一源极/漏极区sr的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物，并且可以形成在有源层act的一个边缘上，即第一源极 /漏极区sr的第一侧上。存储节点侧欧姆接触soc可以形成在第二源极/漏极区dr与存储
节点sn之间。存储节点侧欧姆接触soc可以包括金属硅化物，并且可以形成在有源层act的另一个边缘上，即第二源极/漏极区dr的第一侧上。存储节点侧欧姆接触 soc可以通过存储节点sn的金属与第二源极/漏极区dr的硅之间的反应来形成。
47.栅电介质层gd可以包括：氧化硅、硅氮化合物、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或它们的组合。栅电介质层gd可以包括：氧化硅(sio2)、硅氮化合物(si3n4)、氧化铪(iv)(hfo2)、氧化铝(al2o3)、氧化锆 (zro2)、铝氮氧化合物(alon)、铪氮氧化合物(hfon)、硅酸铪(hfsio)、铪硅氮氧化合物(hfsion)等。
48.双字线dwl可以包括：金属、金属混合物、金属合金或半导体材料。双字线dwl 可以包括钛氮化合物、钨、多晶硅或它们的组合。例如，双字线dwl可以包括tin/w 层叠，其中钛氮化合物和钨以所述顺序层叠。双字线dwl可以包括n型功函数材料或 p型功函数材料。n型功函数材料可以具有4.5以下的低功函数，p型功函数材料可具有 4.5以上的高功函数。
49.电容器cap可以沿着第二方向d2从晶体管tr横向设置。电容器cap可以包括存储节点sn，其沿着第二方向d2从有源层act横向延伸。电容器cap还可以包括形成在存储节点sn上的电介质层de和形成在电介质层de上的板式节点pn。存储节点 sn、电介质层de和板式节点pn可以沿着第二方向d2横向布置。存储节点sn可以具有横向取向的筒形。电介质层de可以共形地覆盖存储节点sn的筒内壁和筒外壁。板式节点pn可以具有延伸到形成在电介质层de上的存储节点sn的筒内壁和筒外壁的形状。板式节点pn可以连接至板线pl。存储节点sn可以电连接至第二源极/漏极区dr 和存储节点侧欧姆接触soc。在一个实施例中，板式节点pn连同板线pl可以具有“e”形状，如图2a的截面图所示。
50.存储节点sn可以具有3d结构。3d结构的存储节点sn可以具有沿着第二方向d2 横向取向的横向3d结构。作为3d结构的示例，存储节点sn可以具有筒形。在一个实施例中，存储节点sn可以具有柱形或柱筒形。柱筒形可以指合并了柱形和筒形的结构。存储节点sn的最上表面可以在与第一字线wl1的顶表面相同的水平处。存储节点sn 的最下表面可以在与第二字线wl2的底表面相同的水平处。
51.板式节点pn可以包括内部节点n1和外部节点n2、n3和n4。内部节点n1和外部节点n2至n4可以互连。内部节点n1可以设置在存储节点sn的筒体内部。外部节点n2和n3可以设置在存储节点sn的筒体外部，电介质层de插入在外部节点n2与 n3之间。外部节点n4可以互连内部节点n1与外部节点n2和n3。外部节点n2和n3 可以设置为围绕存储节点sn的外壁。外节点n4可以用作板线pl。
52.存储节点sn和板式节点pn可以包括：金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，存储节点sn 和板式节点pn可以包括：钛(ti)、钛氮化合物(tin)、钽(ta)、钽氮化合物(tan)、钨(w)、钨氮化合物(wn)、钌(ru)、氧化钌(iv)(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、钛氮化合物/钨(tin/w)叠层、或钨氮化合物/ 钨(wn/w)叠层。板式节点on可以包括金属基材料和硅基材料的组合。例如，板式节点pn可以是钛氮化合物/硅锗/钨氮化合物(tin/sige/wn)叠层。在钛氮化合物/硅锗/钨氮化合物(tin/sige/wn)叠层中，硅锗(sige)可以作为填充在存储节点sn的筒体内部的间隙填充材料，钛氮化合物(tin)可以作为电容器cap的板式节点pn，以及钨氮化合物(wn)可以是低电阻材料。
53.电介质层de可以包括氧化硅、硅氮化合物、高k材料或它们的组合。高k材料可以具
有比氧化硅更高的介电常数。在一个实施例中，氧化硅(sio2)可以具有大约3.9 的介电常数，并且电介质层de可以包括具有4或更大介电常数的高k材料。在一个实施例中，高k材料可以具有大约20或更大的介电常数。高k材料可以包括：氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或锶钛氧化物(srtio3)。在一个实施例中，电介质层de可以由包括两层或更多层上述高k材料的复合层形成。
54.电介质层de可以由基于锆(zr)的氧化物形成。电介质层de可以具有包括氧化锆(zro2)的层叠结构。包括氧化锆(zro2)的层叠结构可以包括za(zro2/al2o3) 叠层或zaz(zro2/al2o3/zro2)叠层。za层叠可以具有氧化铝(al2o3)层叠在氧化锆(zro2)上的结构。zaz叠层可以具有氧化锆(zro2)、氧化铝(al2o3)和氧化锆 (zro2)以所述顺序依次层叠的结构。za和zaz叠层可以称为基于氧化锆(zro2)的层。在一个实施例中，电介质层de可以由基于铪(hf)的氧化物形成。电介质层de 可以具有包括氧化铪(hfo2)的层叠结构。包括氧化铪(hfo2)的层叠结构可以包括 ha(hfo2/al2o3)叠层或hah(hfo2/al2o3/hfo2)叠层。ha层叠可以具有氧化铝(al2o3) 层叠在氧化铪(hfo2)上的结构。hah叠层可以具有其中氧化铪(hfo2)、氧化铝(al2o3) 和氧化铪(iv)(hfo2)以所述顺序依次层叠的结构。ha和hah叠层可以称为基于氧化铪(hfo2)的层。在za叠层、zaz叠层、ha叠层和hah叠层中，氧化铝(al2o3) 可以具有比氧化锆(zro2)和氧化铪(iv)(hfo2)更高的带隙。氧化铝(al2o3)可以具有比氧化锆(zro2)和氧化铪(hfo2)更低的介电常数。因此，电介质层de可以包括高k材料和比高k材料的带隙更大的高带隙材料的叠层。电介质层de可以包括氧化硅(sio2)而不是氧化铝(al2o3)作为高带隙材料。由于电介质层de包含高带隙材料，因此可以抑制泄漏电流。高带隙材料可以薄于高k材料。在一个实施例中，电介质层de 可以包括高k材料和高带隙材料交替层叠的层压结构。例如，电介质层de可以包括： zaza(zro2/al2o3/zro2/al2o3)叠层、zazaz(zro2/al2o3/zro2/al2o3/zro2)叠层、 haha(hfo2/al2o3/hfo2/al2o3)叠层、或hahah(hfo2/al2o3/hfo2/al2o3/hfo2) 叠层。在如上所述的层压结构中，氧化铝(al2o3)可以薄于氧化锆(zro2)和氧化铪 (hfo2)。
55.在一个实施例中，电介质层de可以包括包含氧化锆、氧化铪和氧化铝的层叠结构、层压结构或混合结构。
56.在一个实施例中，可以在存储节点sn与电介质层de之间进一步形成用于改善泄漏电流的界面控制层。界面控制层可以包括氧化钛(tio2)。界面控制层也可以形成在板式节点pn与电介质层de之间。
57.电容器cap可以包括金属-绝缘体-金属(mim)电容器。存储节点sn和板式节点 pn可以包括基于金属的材料。
58.电容器cap可以利用其他数据保存材料来代替。例如，数据保存材料可以包括相变材料、磁隧道结材料或可变电阻材料。
59.基于氧化物的电介质层il1可以形成在位线bl与双字线dwl之间。基于氧化物的电介质层il1可以包括氧化硅。
60.基于氮化物的电介质层il2和含碳电介质层il3可以形成在双字线dwl与存储节点sn之间。基于氮化物的电介质层il2可以包括硅氮化合物。含碳电介质层il3可以包括硅碳氮化合物(sicn)、硅碳氧化物(sico)或其组合。基于氮化物的电介质层il2 可以形成在第
一字线wl1与存储节点sn之间。含碳电介质层il3可以形成在第二字线 wl2与存储节点sn之间。含碳电介质层il3可以相对于基于氧化物的电介质层il1和基于氮化物的电介质层il2具有刻蚀选择性。换言之，含碳电介质层il3可以用作刻蚀停止层。
61.再次参见图2a和2b，晶体管tr是单元晶体管，因此可以具有双字线dwl。在双字线dwl中，第一字线wl1和第二字线wl2可以具有相同的电位。例如，第一字线wl1和第二字线wl2可以形成单个对并驱动存储器单元mc。可以向第一字线wl1 和第二字线wl2施加相等的字线驱动电压。即，根据本发明实施例的单位存储器单元 mc可以包括双字线dwl，第一字线wl1和第二字线wl2与单个薄体沟道ch相邻。
62.在一个实施例中，第一字线wl1和第二字线wl2可以具有不同的电位。例如，可以向第一字线wl1施加字线驱动电压，并且可以向第二字线wl2施加参考电压(例如，接地电压)。第二字线wl2可以称为后字线或屏蔽字线。在一个实施例中，参考电压(例如，接地电压)可以施加至第一字线wl1，并且字线驱动电压可以施加至第二字线wl2。
63.第一字线wl1和第二字线wl2中的每一个可以具有第一厚度v1，第一厚度v1 在与第一方向d1平行的方向上测量。有源层act可以具有第二厚度v2，第二厚度v2 在与第一方向d1平行的方向上测量。第一厚度v1和第二厚度v2可以指垂直厚度。第二厚度v2可以小于第一厚度v1。有源层act的厚度可以小于第一字线wl1和第二字线wl2的厚度。有源层act可以称为薄体有源层。
64.薄体沟道ch可以具有第二厚度v2，第二厚度在与第一方向d1平行的方向上测量。薄体沟道ch的第二厚度v2可以小于第一字线wl1和第二字线wl2的厚度。薄体沟道ch的第二厚度v2可以大于(即，厚于)栅电介质层gd的厚度。薄体沟道ch和栅电介质层gd可以具有相同的厚度。
65.第一源极/漏极区sr可以具有第三厚度v3，第三厚度v3在与第一方向d1平行的方向上测量。第二源极/漏极区dr可以具有第四厚度v4，第四厚度v4在与第一方向 d1平行的方向上测量。第一源极/漏极区sr的第三厚度v3、第二源极/漏极区dr的第四厚度v4和薄体沟道ch的第二厚度v2可以相同。第一源极/漏极区sr的第三厚度 v3和第二源极/漏极区dr的第四厚度v4可以小于第一字线wl1和第二字线wl2的第一厚度v1。
66.薄体沟道ch的第二厚度v2可以等于或小于7nm。第一源极/漏极区sr的第三厚度v3和第二源极/漏极区dr的第四厚度v4可以等于或小于7nm。在一个实施例中，第一源极/漏极区sr的第三厚度v3和第二源极/漏极区dr的第四厚度v4可以小于第一字线wl1和第二字线wl2的第一厚度v1，但大于薄体沟道ch的第二厚度v2。
67.有源层act的上表面和下表面可以具有平坦表面。即，有源层act的上表面和下表面可以沿着第二方向d2彼此平行。
68.图2c图示了图1的晶体管的修改示例。
69.参见图2c，晶体管tr’可以包括有源层act1和双字线dwl1。双字线dwl1可以包括彼此面对的第一字线wl1’和第二字线wl2’，有源层act1插入在第一字线wl1’与第二字线wl2’之间。有源层act1可以包括：薄体沟道ch’、在薄体沟道ch’的一侧上的第一源极/漏极区sr’以及在薄体沟道ch’的另一侧上的第二源极/漏极区dr’。
70.双字线dwl1的第一字线wl1’和第二字线wl2’中的每一个可以包括也称为圆形表面rs1的第一弯曲表面，并且有源层act1可以包括也称为圆形表面rs2的第二弯曲表面。第
一圆形表面rs1和第二圆形表面rs2可以彼此面对。栅电介质层可以形成在双字线dwl1与有源层act1之间。
71.比较在与第一方向d1平行的方向上测量的厚度，第一字线wl1’和第二字线wl2’的边缘厚度v1’可以大于薄体沟道ch’的中心厚度v2’。薄体沟道ch’的平均厚度可以小于第一字线wl1’的平均厚度和第二字线wl2’的平均厚度。薄体沟道ch’的平均厚度可以等于或小于7nm。第一源极/漏极区sr’的平均厚度和第二源极/漏极区dr’的平均厚度可以大于薄体沟道ch’的平均厚度，但薄于第一字线wl1’的平均厚度和第二字线 wl2’的平均厚度。这里，特征的平均厚度可以指特征的最厚部分与最薄部分之间的平均值。
72.图3a是根据本发明实施例的半导体存储器件的示意性立体图。图3b是半导体存储器件的布局图，图3c是沿着图3b的线a11-a11’截取的截面图。
73.参见图3a至3c，半导体存储器件100可以包括存储器单元阵列mca。图1和图 2的单位存储器单元mc可以布置在第一方向d1至第三方向d3上，并且可以配置多层存储器单元阵列mca。存储器单元阵列mca可以包括存储器单元mc的3d阵列。3d 存储器单元阵列可以包括垂直存储器单元阵列和横向存储器单元阵列。垂直存储器单元阵列可以指沿着第一方向d1垂直布置的存储器单元mc的阵列。横向存储器单元阵列可以指沿着第三方向d3横向布置的存储器单元mc的阵列。垂直存储器单元阵列可以称为存储器单元mc的列阵列，而横向存储器单元阵列可以称为存储器单元mc的行阵列。位线bl可以垂直取向以连接至垂直存储器单元阵列，并且双字线dwl可以横向取向以连接至横向存储器单元阵列。连接至垂直存储器单元阵列的位线可以称为公共位线。沿着第三方向连续设置的垂直存储器单元阵列的相邻单元可以连接至不同的公共位线。连接至横向存储器单元阵列的双字线可以称为公共双字线。沿着第一方向d1连续设置的垂直存储器单元阵列的相邻单元可以连接至不同的公共双字线。
74.存储器单元阵列mca可以包括多个存储器单元mc，并且每个存储器单元mc可以包括垂直取向的位线bl、横向取向的有源层act、双字线dwl和横向取向的电容器cap。图3a图示了由四个存储器单元mc组成的3d存储器单元阵列的示例。
75.每个位线bl可以与沿着第一方向d1连续设置的有源层act的相邻层接触。沿着第三方向d3连续设置的有源层act的相邻层可以共享一个双字线dwl。每个电容器 cap可以连接至每个有源层act。电容器cap可以共享一个板线pl。每个有源层act 可以薄于双字线dwl的第一字线wl1和第二字线wl2。
76.在存储器单元阵列mca中，两个双字线dwl可以沿着第一方向d1垂直层叠。每个双字线dwl可以包括一对第一字线wl1和第二字线wl2。在第一字线wl1与第二字线wl2之间，多个有源层act可以沿着第二方向d3横向布置并且彼此间隔开。有源层act的薄体沟道ch可以设置在第一字线wl1与第二字线wl2之间。
77.双字线dwl可以包括边缘部分，每个边缘部分具有阶梯形状。阶梯形状可以限定接触部分ca。第一字线wl1和第二字线wl2中的每一个都可以包括边缘部分，即接触部分ca。每个接触部分ca可以具有阶梯形状。
78.每个接触部分ca可以连接至第一字线焊盘wlp1和第二字线焊盘wlp2。在上层的第一字线wl1和第二字线wl2的接触部分ca可以连接至第一字线焊盘wlp1。在下层的第一字线wl1和第二字线wl2的接触部分ca可以连接至第二字线焊盘wlp2。在上层的第一字线wl1和
第二字线wl2可以通过第一字线焊盘wlp1互连。在下层的第一字线wl1和第二字线wl2可以通过第二字线焊盘wlp2互连。
79.半导体存储器件100还可以包括衬底peri，并且衬底peri可以包括外围电路。在下文中，将衬底peri简称为外围电路peri。存储器单元阵列mca的位线bl可以垂直取向于外围电路peri的表面。双字线dwl可以横向取向为与外围电路peri的表面平行。
80.外围电路peri可以位于比存储器单元阵列mca更低的水平。这可以称为peri 上单元(cop)结构。外围电路可以包括一个或多个控制电路，以驱动存储器单元阵列 mca。外围电路peri的至少一个控制电路可以包括：n沟道晶体管、p沟道晶体管、 cmos电路或其组合。外围电路peri的至少一个控制电路可以包括：地址解码器电路、读取电路和写入电路。外围电路peri的至少一个控制电路可以包括：平面沟道晶体管、凹陷沟道晶体管、掩埋栅晶体管和鳍沟道晶体管(finfet)。
81.例如，外围电路peri可以包括子字线驱动器swd1和swd2以及感测放大器sa。高水平处的第一字线wl1和第二字线wl2可以经由第一字线焊盘wlp1和第一金属互连mi1连接至子字线驱动器swd1。低水平处的第一字线wl1和第二字线wl2可以经由第二字线焊盘wlp2和第二金属互连mi2连接至子字线驱动器swd2。位线bl可以经由第三金属互连mi3连接至感测放大器sa。第三金属互连mi3可以包括包含多个通孔和多个金属互连的多级金属(mlm)结构。
82.图4是根据本发明实施例的半导体存储器件的存储器单元阵列的示意性截面图。图 4图示了具有单元上peri(poc)结构的半导体存储器件110。在图4，可以省略图3c 中所示的重复组件的详细描述。
83.参见图4，半导体存储器件110可以包括存储器单元阵列mca和外围电路peri’。外围电路peri’可以位于比存储器单元阵列mca更高的水平并且在存储器单元阵列 mca之上。这可以称为单元上peri(poc)结构。
84.图5a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。图5b是沿着图5a的线a2-a2’截取的半导体存储器件的截面图。图5c是晶体管的放大图。在图5a至图5c中，可以省略图1至4中所示的重复组件的详细描述。
85.参见图5a至图5c，3d半导体存储器件的单位存储器单元mc10可以包括：位线 bl、晶体管tr10和电容器cap。晶体管tr10可以包括：有源层act10、栅电介质层gd和双字线dwl。电容器cap可以包括存储节点sn、电介质层de和板式节点 pn。位线bl可以具有在第一方向d1上延伸的柱形。有源层act10可以具有在与第一方向d1相交的第二方向d2上延伸的条形。双字线dwl可以具有在与第一方向d1和第二方向d2两者相交的第三方向d3上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。位线bl可以沿着第一方向d1垂直取向。
86.晶体管tr10可以包括：有源层act10、栅电介质层gd和双字线dwl。双字线 dwl可以在第三方向d3上延伸。有源层act10可以在第二方向d2上延伸。有源层 act10可以从位线bl横向布置。双字线dwl可以包括第一字线wl1和第二字线wl2。第一字线wl1和第二字线wl2可以彼此面对，有源层act10插入在第一字线wl1与第二字线wl2之间。栅电介质层gd可以形成在有源层act10的上表面和下表面上。栅电介质层gd可以包括栅电介质层延伸部gde，其覆盖双字线dwl的侧面，例如双字线dwl的与第二源极/漏极区dr1相邻的侧面。
87.有源层act10可以包括：薄体沟道ch、在薄体沟道ch与位线bl之间的第一源极/漏
极区sr、以及在薄体沟道ch与电容器cap之间的第二源极/漏极区dr1。第一源极/漏极区sr的第一侧可以连接至位线bl。第一源极/漏极区sr的第二侧可以连接至薄体沟道ch。第二源极/漏极区dr1的第一侧可以连接至存储节点sn。第二源极/漏极区dr1的第二侧可以连接至薄体沟道ch。第一源极/漏极区sr和第二源极/漏极区 dr1中的每个第二侧可以与第一字线wl1和第二字线wl2的侧面部分地重叠。位线侧欧姆接触boc可以形成在第一源极/漏极区sr与位线bl之间。位线侧欧姆接触boc 可以通过位线bl的金属与第一源极/漏极区sr的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物，并且可以形成在有源层act10的边缘上，即第一源极/ 漏极区sr的第一侧上。存储节点侧欧姆接触soc可以形成在第二源极/漏极区dr1与存储节点sn之间。存储节点侧欧姆接触soc可以包括金属硅化物，并且可以形成在有源层act10的另一个边缘上，即第二源极/漏极区dr1的第一侧上。存储节点侧欧姆接触soc可以通过存储节点sn的金属与第二源极/漏极区dr1的硅之间的反应来形成。
88.再次参见图5c，第二源极/漏极区dr1可以包括第一侧区dre1和第二侧区dre2。
89.第二源极/漏极区dr1的第一侧区dre1的厚度v41可以大于第二侧区dre2的厚度v4。
90.第二源极/漏极区dr1的第一侧区dre1的厚度v41可以大于薄体沟道ch的厚度v2。第一源极/漏极区sr的厚度v3可以小于第二源极/漏极区dr1的第一侧区dre1的厚度 v41。第一源极/漏极区sr的厚度v3可以与薄体沟道ch的厚度v2和第二源极/漏极区 dr1的第二侧区dre2的厚度v4相同。
91.如上所述，有源层act10可以具有包括厚部分和薄部分的部分薄结构。第一源极/ 漏极区sr的厚度v3、薄体沟道ch的厚度v2和第二源极/漏极区dr1的第二侧区dre2 的厚度v4可以小于双字线dwl的第一字线wl1和第二字线wl2中的每个的厚度。第二源极/漏极区dr1的第一侧区dre1的厚度v41可以等于或薄于双字线dwl的第一字线wl1和第二字线wl2的厚度中的每个的厚度。
92.如图5a所示的多个单位存储器单元mc10可以布置在第一方向d1至第三方向d3 上，并且可以配置多层的存储器单元阵列mca。存储器单元阵列mca可以包括多个存储器单元mc10。每个存储器单元mc10可以包括：垂直取向的位线bl、横向取向的有源层act10、双字线dwl和横向取向的电容器cap。存储器单元mc10的存储器单元阵列mca可以类似于图3a所示的存储器单元阵列mca。包括多个单位存储器单元 mc10的存储器单元阵列mca的半导体存储器件还可以包括外围电路peri，并且可以布置在图3c所示的cop结构中或图4所示的poc结构中。
93.图5d图示了图5c的晶体管tr10的修改示例。
94.参见图5d，晶体管tr11可以包括有源层act11和双字线dwl1。双字线dwl1 可以包括彼此面对的第一字线wl1’和第二字线wl2’，有源层act11插入在第一字线 wl1’和第二字线wl2’之间。有源层act11可以包括薄体沟道ch’、在薄体沟道ch’的一侧上的第一源极/漏极区sr’以及在薄体沟道ch’的另一侧上的第二源极/漏极区 dr1’。
95.双字线dwl1的第一字线wl1’和第二字线wl2’中的每一个可以包括第一圆形表面rs1，并且有源层act11可以包括第二圆形表面rs2。第一圆形表面rs1和第二圆形表面rs2可以彼此面对。栅电介质层可以形成在双字线dwl1与有源层act11之间。第二圆形表面rs2可以形成在第二源极/漏极区dr1’的第二侧区dre2的表面上。第二源极/漏极区dr1’的第一侧
区dre1的表面可以具有平坦形状。
96.比较在与第一方向d1平行的方向上测量的厚度，第一字线wl1’和第二字线wl2’的边缘厚度v1’可以大于薄体沟道ch’的中心厚度v2’。薄体沟道ch’的平均厚度可以小于第一字线wl1’的平均厚度和第二字线wl2’的平均厚度。薄体沟道ch’的平均厚度可以等于或小于7nm。第一源极/漏极区sr’的平均厚度和第二源极/漏极区dr1’的平均厚度可以大于薄体沟道ch’的平均厚度，但是薄于第一字线wl1’的平均厚度和第二字线wl2’的平均厚度。这里，特征的平均厚度可以指特征的最厚部分与最薄部分之间的平均值。
97.图6a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。图6b是沿着线a3-a3’截取的半导体存储器件的截面图。图6c是晶体管的放大图。参见图6a至图6c，可以省略图1至图5c中所示的重复组件的详细描述。
98.参考图6a至图6c，3d半导体存储器件的单位存储器单元mc20可以包括：位线 bl、晶体管tr和电容器cap。晶体管tr可以包括：有源层act20、栅电介质层gd 和双字线dwl。电容器cap可以包括：存储节点sn、电介质层de和板式节点pn。位线bl可以具有在第一方向d1上延伸的柱形。有源层act20可以具有在与第一方向 d1相交的第二方向d2上延伸的条形。双字线dwl可以具有在与第一方向d1和第二方向d2两者相交的第三方向d3上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。位线bl可以沿着第一方向d1垂直取向。
99.晶体管tr可以包括：有源层act20、栅电介质层gd和双字线dwl。双字线dwl 可以在第三方向d3上延伸。有源层act20可以在第二方向d2上延伸。有源层act20 可以从位线bl横向布置。双字线dwl可以包括第一字线wl1和第二字线wl2。第一字线wl1和第二字线wl2可以彼此面对，有源层act20插入在第一字线wl1与第二字线wl2之间。栅电介质层gd可以形成在有源层act20的上表面和下表面上。栅电介质层gd可以包括栅电介质层延伸部gde，其覆盖双字线dwl两侧，例如与第一源极/漏极区sr1和第二源极/漏极区dr1相邻的侧。
100.有源层act20可以包括：薄体沟道ch、设置在薄体沟道ch与位线bl之间的第一源极/漏极区sr1、设置在薄体沟道ch与电容器cap之间的第二源极/漏极区dr1。第一源极/漏极区sr1的第一侧可以与位线bl接触。第一源极/漏极区sr1的第二侧可以接触薄体沟道ch。第二源极/漏极区dr1的第一侧可以与存储节点sn接触。第二源极/漏极区dr1的第二侧可以与薄体沟道ch接触。第一源极/漏极区sr1和第二源极/ 漏极区dr1的第二侧的每一个可以与第一字线wl1和第二字线wl2的侧面部分地重叠。位线侧欧姆接触boc可以形成在第一源极/漏极区sr1与位线bl之间。位线侧欧姆接触boc可以通过位线bl的金属与第一源极/漏极区sr1的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物，并且形成在有源层act20的一个边缘上，即第一源极/漏极区sr1的第一侧上。存储节点侧欧姆接触soc可以形成在第二源极/ 漏极区dr1与存储节点sn之间。存储节点侧欧姆接触soc可以包括金属硅化物，并且形成在有源层act20的另一个边缘上，即第二源极/漏极区dr1的第一侧上。存储节点侧欧姆接触soc可以通过存储节点sn的金属与第二源极/漏极区dr1的硅之间的反应来形成。
101.再次参见图6c，第二源极/漏极区dr1可以包括第一侧区dre1和第二侧区dre2。
102.第二源极/漏极区dr1的第一侧区dre1的厚度v41可以大于第二侧区dre2的厚度v4。
103.第二源极/漏极区dr1的第一侧区dre1的厚度v41可以大于薄体沟道ch的厚度v2。
104.第一源极/漏极区sr1可以包括第一侧区sre1和第二侧区sre2。第一源极/漏极区sr1的第一侧区sre1的厚度v31可以大于第二侧区sre2的厚度v3。第一源极/漏极区sr1的第一侧区sre1的厚度v31可以大于薄体沟道ch的厚度v2。
105.第一源极/漏极区sr1的第二侧区sre2的厚度v3可以小于第一源极/漏极区sr1 的第一侧区sre1的厚度v31。第一源极/漏极区sr1的第二侧区sre2的厚度v3可以与薄体沟道ch的厚度v2和第二源极/漏极区dr1的第二侧区dre2的厚度v4相同。
106.第一源极/漏极区sr1的第一侧区sre1的厚度v31和第二源极/漏极区dr1的第一侧区dre1的厚度v41可以相同。第一源极/漏极区sr1的第一侧区sre1的厚度v31 和第二源极/漏极区dr1的第一侧区dre1的厚度v41可以大于薄体沟道ch的厚度v2。
107.如上所述，有源层act20可以具有包括厚部分和薄部分的部分薄结构。第一源极/ 漏极区sr1的第二侧区sre2的厚度v3、薄体沟道ch的厚度v2和第二源极/漏极区 dr1的第二侧区dre2的厚度v4可以小于双字线dwl的第一字线wl1和第二字线 wl2的厚度。第二源极/漏极区dr1的第一侧区dre1的厚度v41和第一源极/漏极区 sr1的第一侧区sre1的厚度v31可以等于或小于双字线dwl的第一字线wl1和第二字线wl2。
108.图6a所示的单位存储器单元mc20可以布置在第一方向d1至第三方向d3上，并且配置多层存储器单元阵列mca。存储器单元阵列mca可以包括多个存储器单元 mc20。每个存储器单元可以包括：垂直取向的位线bl、横向取向的有源层act20、双字线dwl和横向取向的电容器cap。单位存储器单元mc20的存储器单元阵列mca 可以类似于图3a所示的存储器单元阵列mca。包括单位存储器单元mc20的存储器单元阵列mca的半导体存储器件还可以包括外围电路peri，并且可以布置在图3c中所示的cop结构中或图4中所示的poc结构。
109.图6d图示了图6c中所示的晶体管tr20的修改示例。
110.参见图6d，晶体管tr21可以包括有源层act21和双字线dwl1。双字线dwl1 可以包括彼此面对的第一字线wl1’和第二字线wl2’，有源层act21插入在第一字线 wl1’与第二字线wl2’之间。有源层act21可以包括：薄体沟道ch’、在薄体沟道ch’的一侧上的第一源极/漏极区sr1’和在薄体沟道ch’的另一侧上的第二源极/漏极区 dr1’。
111.双字线dwl1的第一字线wl1’和第二字线wl2’中的每一个可以包括第一圆形表面rs1。有源层act21可以包括第二圆形表面rs2。第一圆形表面rs1和第二圆形表面rs2可以彼此面对。栅电介质层可以形成在双字线dwl1与有源层act21之间。第二圆形表面rs2可以形成在第一源极/漏极区sr1’的第二侧区sre2与第二源极/漏极区 dr1’的第二侧区dre2上。第一源极/漏极区sr1’的第一侧区sre1和第二源极/漏极区 dr1’的第一侧区dre1的表面可以包括平面形状。
112.比较在与第一方向d1平行的方向上测量的厚度，第一字线wl1’和第二字线wl2’的边缘厚度v1’可以大于薄体沟道ch’的中心厚度v2’。薄体沟道ch’的平均厚度可以小于第一字线wl1’的平均厚度和第二字线wl2’的平均厚度中的每一个。薄体沟道ch’的平均厚度可以等于或小于7nm。第一源极/漏极区sr1’的平均厚度和第二源极/漏极区dr1’的平均厚度的每个可以大于薄体沟道ch’的平均厚度，但薄于第一字线wl1’的平均厚度和第二字线wl2’的厚度的每个。这里，特征的平均厚度可以指特征的最厚部分与最薄部分之间的平均值。
113.图7a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。
图7b是沿着图4的线a4-a4’截取的截面图。图7a和图7b中的单位存储器单元可以类似于图1至图2b中所示的单位存储器单元。
114.参见图7a和图7b，3d半导体存储器件的单位存储器单元mc30可以包括：位线 bl、晶体管tr、电容器cap。晶体管tr可以包括：有源层act30、栅电介质层gd 和双字线dwl。电容器cap可以包括：存储节点sn、电介质层de和板式节点pn。位线bl可以具有在第一方向d1上延伸的柱形。有源层act30可以具有在与第一方向 d1相交的第二方向d2上延伸的条形。双字线dwl可以具有在与第一方向d2和第二方向d3相交的第三方向d2上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。位线bl可以沿着第一方向d1垂直取向。
115.双字线dwl可以在第三方向d3上延伸，有源层act30可以在第二方向d2上延伸。有源层act可以从位线bl横向取向。双字线dwl可以包括第一字线wl1和第二字线wl2。第一字线wl1和第二字线wl2可以彼此面对，有源层act30插入在第一字线wl1与第二字线wl2之间。栅电介质层gd可以形成在有源层act30的上表面和下表面上。栅电介质层gd可以包括栅电介质层延伸部gde，栅电介质层延伸部 gde覆盖双字线dwl的侧面，例如与第二源极/漏极区dr相邻的侧面。
116.有源层act30可以包括：薄体沟道ch、设置在薄体沟道ch与位线bl之间的第一源极/漏极区sr、以及设置在薄体沟道ch与电容器cap之间的第二源极/漏极区dr。第一源极/漏极区sr的第一侧可以接触位线bl。第一源极/漏极区sr的第二侧可以接触薄体沟道ch。第二源极/漏极区dr的第一侧可以接触存储节点sn。第二源极/漏极区dr的第二侧可以接触薄体沟道ch。第一源极/漏极区sr和第二源极/漏极区dr的第二侧中的每一个可以与第一字线wl1和第二字线wl2的侧面部分地重叠。位线侧欧姆接触boc和位线接触节点blc可以形成在第一源极/漏极区sr与位线bl之间。位线侧欧姆接触boc可以与位线bl直接接触，位线接触节点blc可以与第一源极/漏极区sr直接接触。存储节点侧欧姆接触soc和存储节点接触节点snc可以形成在第二源极/漏极区dr与存储节点sn之间。存储节点侧欧姆接触soc可以与存储节点sn直接接触，并且存储节点接触节点snc可以与第二源极/漏极区dr直接接触。位线接触节点blc和存储节点接触节点snc中的每一个可以包括多晶硅。
117.位线侧欧姆接触boc可以通过位线bl的金属与位线接触节点blc的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物。存储节点侧欧姆接触soc可以通过存储节点sn的金属与存储节点接触节点snc的硅之间的反应来形成。存储节点侧欧姆接触soc可以包括金属硅化物。
118.位线接触节点blc的高度和存储节点接触节点snc的高度的每个可以大于有源层 act30的厚度v2。有源层act30的厚度v2可以小于双字线dwl的第一字线wl1 和第二字线wl2的厚度v1中的每一个。
119.图7a的存储器单元阵列mca可以布置在第一方向d1至第三方向d3上，并且可以配置多层存储器单元阵列mca。存储器单元阵列mca可以包括多个单位存储器单元 mc30。每个单位存储器单元mc30可以包括：垂直取向的位线bl、横向取向的有源层 act、双字线dwl和横向取向的电容器cap。单位存储器单元mc30的存储器单元阵列mca可以类似于图3a所示的存储器单元阵列mca。包括单位存储器单元mc30的存储器单元阵列mca的半导体存储器件还可以包括外围电路peri，并且可以布置在图 3c中所示的cop结构中或图4中所示的poc结构中。
120.在一个实施例中，图7a中所示的单位存储器单元mc30的有源层act30可以修改为具有与图5a中所示的有源层act10和图6a中所示的有源层act20相同的形状。
121.在根据图1至图7b的实施例中，薄体沟道ch的厚度可以小于双字线dwl的第一字线wl1和第二字线wl2的厚度中的每一个。包括比第一字线wl1和第二字线 wl2更薄的薄体沟道ch的有源层act、act10和act20可以称为薄体。薄的薄体沟道可以称为薄沟道。由于薄的薄体沟道ch，所以沿着第一方向d1层叠的存储器单元 mc、mc10、mc20和mc30可以具有改进的集成度。
122.图8a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。图8b是沿着图8a的线a5-a5’截取的半导体存储器件的截面图。图8c是晶体管的放大图。在图8a至图8c中，可以省略图1至图7b中所示的重复组件的详细描述。
123.参见图8a至图8c，3d半导体存储器件的单位存储器单元mc40可以包括：位线 lbl、晶体管tr40和电容器cap。晶体管tr40可以包括：有源层act40、栅电介质层gd和双字线vdwl。电容器cap可以包括：存储节点sn、电介质层de和板式节点pn。双字线vdwl可以沿着第一方向d1垂直延伸。有源层act40可以具有在与第一方向d1相交的第二方向d2上延伸的条形。位线lbl可以具有在与第一方向d1和第二方向d2相交的第三方向d3上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。
124.双字线vdwl可以沿着第一方向d1垂直取向，有源层act40可以沿着第二方向 d2横向取向，并且位线lbl可以沿着第三方向d3横向取向。
125.晶体管tr40可以包括：有源层act40、栅电介质层gd和双字线vdwl。双字线vdwl可以在第一方向d1上延伸，有源层act40可以在第二方向d2上延伸。有源层act40可以从位线lbl横向布置。双字线vdwl可以包括第一字线vwl1和第二字线vwl2。第一字线vwl1和第二字线vwl2可以彼此面对，有源层act40插入在第一字线vwl1与第二字线vwl2之间。栅电介质层gd可以形成在有源层act40的侧面上。这里，有源层40的可以形成栅电介质层gd的侧面是与第一方向d1平行的侧面。
126.有源层act40可以包括：薄体沟道ch、在薄体沟道ch与位线lbl之间的第一源极/漏极区sr40、以及在薄体沟道ch与电容器cap之间的第二源极/漏极区dr40。第一源极/漏极区sr40的第一侧可以与位线lbl接触。第一源极/漏极区sr40的第二侧可以与薄体沟道ch接触。第二源极/漏极区dr40的第一侧可以与存储节点sn接触。第二源极/漏极区dr40的第二侧可以与薄体沟道ch接触。第一源极/漏极区sr40和第二源极/漏极区dr40的第二侧中的每一个可以与第一字线vwl1和第二字线vwl2的侧面部分地重叠。位线侧欧姆接触boc可以形成在第一源极/漏极区sr40与位线lbl 之间。位线侧欧姆接触boc可以通过位线bl的金属与第一源极/漏极区sr40的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物，并且可以形成在有源层 act40的一个边缘上，即第一源极/漏极区sr40的第一侧上。存储节点侧欧姆接触soc 可以形成在第二源极/漏极区dr40与存储节点sn之间。存储节点侧欧姆接触soc可以包括金属硅化物，并且可以形成在有源层act40的另一个边缘上，即第二源极/漏极区 dr40的第一侧上。存储节点侧欧姆接触soc可以通过存储节点sn的金属与第二源极/ 漏极区dr40的硅之间的反应来形成。
127.薄体沟道ch的横向厚度lt1可以小于双字线vdwl的第一字线vwl1和第二字线vwl2的横向厚度lt2。这里，横向厚度lt1和lt2可以与第三方向d3平行，意味着它们可以在与第
三方向d3平行的方向上测量。
128.再次参见图8c，第一源极/漏极区sr40可以包括第一侧区sre41和第二侧区sre42。第一源极/漏极区sr40的第一侧区sre41的横向厚度lt3可以大于第二侧区sre42的横向厚度lt1。第二源极/漏极区dr40可以包括第一侧区dre41和第二侧区dre42。第二源极/漏极区dr40的第一侧区dre41的横向厚度lt4可以大于第二侧区dre42 的横向厚度lt1。第一源极/漏极区sr40的第一侧区sre41的横向厚度lt3可以大于薄体沟道ch的横向厚度lt1。第二源极/漏极区dr40的第一侧区dre41的横向厚度 lt4可以大于薄体沟道ch的横向厚度lt1。第一源极/漏极区sr40的第二侧区sre42 和第二源极/漏极区dr40的第二侧区dre42的横向厚度可以等于薄体沟道ch的横向厚度lt1。薄体沟道ch的横向厚度lt1可以小于双字线vdwl的第一字线vwl1和第二字线vwl2中的每个的横向厚度lt2。
129.如上所述，有源层act40可以具有包括厚部分和薄部分的部分薄结构。有源层 act40的薄部分可以至少包括薄体沟道ch。薄体沟道ch的横向厚度lt1可以小于双字线vdwl的第一字线vwl1和第二字线vwl2中的每一个的横向厚度lt2。
130.图8d图示了晶体管tr40的修改示例。
131.参见图8d，晶体管tr41可以包括有源层act41和双字线vdwl1。双字线vdwl1 可以包括彼此面对的第一字线wl1’和第二字线wl2’，有源层act41插入在它们之间。有源层act 41可以包括：薄体沟道ch’、在薄体沟道ch’的一侧上的第一源极/漏极区 sr41’、以及在薄体沟道ch’的与一侧相反的另一侧上的第二源极/漏极区dr41’。
132.双字线vdwl1的第一字线wl1’和第二字线wl2’中的每一个可以包括第一圆形表面rs1，并且有源层act21可以包括第二圆形表面rs2。第一圆形表面rs1和第二圆形表面rs2可以彼此面对。栅电介质层可以形成在双字线vdwl1与有源层act41 之间。第二圆形表面rs2可以形成在第一源极/漏极区sr41’的第二侧区sre42与第二源极/漏极区dr41’的第二侧区dre42上。第一源极/漏极区sr41’的第一侧区sre41和第二源极/漏极区dr41’的第一侧区dre41的表面可以具有平面形状。
133.比较与第一方向d1平行的厚度，第一字线wl1’和第二字线wl2’的边缘厚度v1’可以大于薄体沟道ch’的中心厚度v2’。薄体沟道ch’的平均厚度可以小于第一字线 wl1’的平均厚度和第二字线wl2’的平均厚度。薄体沟道ch’的平均厚度可以等于或小于7nm。第一源极/漏极区sr41’的平均厚度和第二源极/漏极区dr41’的平均厚度可以大于薄体沟道ch’的平均厚度，但薄于第一字线wl1’的平均厚度和第二字线wl2’的平均厚度。这里，特征的平均厚度可以指特征的最厚部分与最薄部分之间的平均值。
134.图9是根据本发明实施例的半导体存储器件的示意性立体图。参见图8a和图9，图8a的单位存储器单元mc40可以布置在第一方向d1至第三方向d3上，并且可以配置多层存储器单元阵列mca。存储器单元阵列mca可以包括多个存储器单元mc40。多个存储器单元mc40中的每一个可以包括：在第三方向d3上横向取向的位线lbl、在第二方向d2上横向取向的有源层act40、在第一方向d1上垂直取向的双字线dwl、以及在第二方向d2上横向取向的电容器cap。单位存储器单元mc40的存储器单元阵列mca可以类似于图3a的存储器单元阵列mca。包括单位存储器单元mc40的存储器单元阵列mca的半导体存储器件还可以包括外围电路peri。在一个实施例中，外围电路peri与存储器单元阵列mca的布置可以根据图3c中所示的cop结构。 3c。在另一实施例中，外围电路peri和存储器单元阵列mca的布置可以根据图4所
示的poc结构。
135.图10a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。图10b是沿着图10a的线a6-a6’截取的半导体存储器件的截面图。图10c是晶体管的放大图。在图10a至图10c，可以省略图1至图9中所示的重复组件的详细描述。
136.参见图10a至图10c，3d半导体存储器件的单位存储器单元mc50可以包括：位线lbl、晶体管tr50和电容器cap。晶体管tr50可以包括：有源层act50、栅电介质层gd和双字线vdwl。电容器cap可以包括：存储节点sn、电介质层de和板式节点pn。双字线vdwl可以沿着第一方向d1垂直延伸。有源层act50可以具有在与第一方向d1相交的第二方向d2上延伸的条形。位线lbl可以具有在与第一方向d1 和第二方向d2相交的第三方向d3上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。
137.双字线vdwl可以沿着第一方向d1垂直取向，有源层act50可以沿着第二方向 d2横向取向，并且位线lbl可以沿着第三方向d3横向取向。
138.晶体管tr50可以包括：有源层act50、栅电介质层gd和双字线vdwl。双字线vdwl可以在第一方向d1上延伸，有源层act50可以在第二方向d2上延伸。有源层act50可以从位线lbl横向布置。双字线vdwl可以包括第一字线vwl1和第二字线vwl2。第一字线vwl1和第二字线vwl2可以彼此面对，有源层act50插入在第一字线vwl1与第二字线vwl2之间。栅电介质层gd可以形成在有源层act50的侧面上。这里，有源层act50的形成栅电介质层gd的侧面可以是与第一方向d1平行的侧面。
139.有源层act50可以包括：薄体沟道ch、在薄体沟道ch和位线lbl之间的第一源极/漏极区sr50、以及在薄体沟道ch与电容器cap之间的第二源极/漏极区dr50。第一源极/漏极区sr50的第一侧可以与位线lbl接触。第一源极/漏极区sr50的第二侧可以与薄体沟道ch接触。第二源极/漏极区dr50的第一侧可以与存储节点sn接触。第二源极/漏极区dr50的第二侧可以与薄体沟道ch接触。第一源极/漏极区sr40和第二源极/漏极区dr40的第二侧中的每个可以与第一字线vwl1和第二字线vwl2的侧面部分地重叠。位线侧欧姆接触boc可以形成在第一源极/漏极区sr50与位线lbl之间。位线侧欧姆接触boc可以通过位线bl的金属与第一源极/漏极区sr50的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物并且可以形成在有源层act50 的一个边缘上，即第一源极/漏极区sr50的第一侧上。存储节点侧欧姆接触soc可以形成在第二源极/漏极区dr50与存储节点sn之间。存储节点侧欧姆接触soc可以包括金属硅化物，并且可以形成在有源层act50的另一个边缘上，即第二源极/漏极区dr50 的第一侧上。存储节点侧欧姆接触soc可以通过存储节点sn的金属与第二源极/漏极区 dr50的硅之间的反应来形成。
140.薄体沟道ch的横向厚度lt1可以小于双字线vdwl的第一字线vwl1和第二字线vwl2的横向厚度lt2。这里，横向厚度lt1和lt2可以在与第三方向d3平行的方向上测量。
141.再次参见图10c，第一源极/漏极区sr50可以具有条形。第一源极/漏极区sr50的横向厚度lt3可以等于薄体沟道ch的横向厚度lt1。第二源极/漏极区dr50可以包括第一侧区dre51和第二侧区dre52。第二源极/漏极区dr50的第一侧区dre51的横向厚度lt4可以大于第二侧区dre52的横向厚度lt1。第二源极/漏极区dr50的第一侧区dre51的横向厚度lt4可以大于薄体沟道ch的横向厚度lt1。第一源极/漏极区 sr50的横向厚度lt3和第二源极/漏极区dr50的第二侧区dre52的横向厚度可以等于薄体沟道ch的横向厚度lt1。薄体沟道ch的
横向厚度lt1可以小于双字线vdwl 的第一字线vwl1和第二字线vwl2的横向厚度lt2。
142.图11a是根据本发明实施例的半导体存储器件的单位存储器单元的示意性立体图。图11b是沿着图11b的线a7-a7’截取的半导体存储器件的截面图。图11c是晶体管的放大图。在图11a至图11c，可以省略图1至10c中所示的重复组件的详细描述。
143.参见图11a至图11c，3d半导体存储器件的单位存储器单元mc60可以包括：位线lbl、晶体管tr60和电容器cap。晶体管tr60可以包括：有源层act60、栅电介质层gd和双字线vdwl。电容器cap可以包括：存储节点sn、电介质层de和板式节点pn。双字线vdwl可以沿着第一方向d1垂直延伸。有源层act60可以具有在与第一方向d1相交的第二方向d2上延伸的条形。位线lbl可以具有在与第一方向d1 和第二方向d2相交的第三方向d3上延伸的线形。电容器cap的板式节点pn可以连接至板线pl。
144.双字线vdwl可以沿着第一方向d1垂直取向，有源层act60可以沿着第二方向 d2横向取向，并且位线lbl可以沿着第三方向d3横向取向。
145.晶体管tr60可以包括：有源层act60、栅电介质层gd和双字线vdwl。双字线vdwl可以在第一方向d1上延伸，并且有源层act60可以在第二方向d2上延伸。有源层act60可以从位线lbl横向布置。双字线vdwl可以包括第一字线vwl1和第二字线vwl2。第一字线vwl1和第二字线vwl2可以彼此面对，有源层act60插入在第一字线vwl1与第二字线vwl2之间。栅电介质层gd可以形成在有源层act60 的侧面上。这里，其上可以形成栅极电介质gd的有源层act60的侧面与第一方向d1 平行。
146.有源层act60可以包括：薄体沟道ch、在薄体沟道ch与位线lbl之间的第一源极/漏极区sr60、以及在薄体沟道ch与电容器cap之间的第二源极/漏极区dr60。第一源极/漏极区sr60的第一侧可以与位线lbl接触。第一源极/漏极区sr60的第二侧可以与薄体沟道ch接触。第二源极/漏极区dr60的第一侧可以与存储节点sn接触。第二源极/漏极区dr60的第二侧可以与薄体沟道ch接触。第一源极/漏极区sr60和第二源极/漏极区dr60的第二侧中的每个可以与第一字线vwl1和第二字线vwl2的侧面部分地重叠。位线侧欧姆接触boc可以形成在第一源极/漏极区sr60与位线lbl之间。位线侧欧姆接触boc可以通过位线bl的金属与第一源极/漏极区sr60的硅之间的反应来形成。位线侧欧姆接触boc可以包括金属硅化物，并且可以形成在有源层act60 的边缘上，即第一源极/漏极区sr60的第一侧上。存储节点侧欧姆接触soc可以形成在第二源极/漏极区dr60与存储节点sn之间。存储节点侧欧姆接触soc可以包括金属硅化物，并且可以形成在有源层act60的另一个边缘上，即第二源极/漏极区dr60的第一侧上。存储节点侧欧姆接触soc可以通过存储节点sn的金属与第二源极/漏极区 dr60的硅之间的反应来形成。
147.薄体沟道ch的横向厚度lt1可以小于双字线vdwl的第一字线vwl1和第二字线vwl2的横向厚度lt2。这里，横向厚度lt1和lt2可以在与第三方向d3平行的方向上测量。
148.再次参见图11c，第二源极/漏极区dr60可以具有条形。第二源极/漏极区dr 60 的横向厚度lt4可以等于薄体沟道ch的横向厚度lt1。第一源极/漏极区sr60可以包括第一侧区sre61和第二侧区sre62。第一源极/漏极区sr60的第一侧区sre61的横向厚度lt3可以大于第二侧区sre62的横向厚度lt1。第一源极/漏极区sr60的第一侧区sre61的横向厚度lt3可以大于薄体沟道ch的横向厚度lt1。第一源极/漏极区 sr60的横向厚度lt3和第二源极/漏极区dr60的横向厚度lt4可以等于薄体沟道ch 的横向厚度lt1。薄体沟道ch的横向厚度
lt1可以小于双字线vdwl的第一字线 vwl1和第二字线vwl2的横向厚度lt2。
149.参见图5d、图6d和图8d，根据图10a至图11c的薄体沟道和双字线可以具有圆形表面。薄体沟道的圆形表面和双字线的圆形表面可以彼此面对。
150.具有根据上述本发明实施例的薄体沟道的晶体管可以应用于双栅极场效应晶体管、鳍场效应晶体管(finfet)、栅极环绕场效应晶体管和多桥薄体沟道场效应晶体管。
151.尽管参考本发明的具体实施例示出并描述了本公开，但本发明不限于此。本领域的普通技术人员将容易理解的是，在不脱离本公开的范围的情况下可以对其进行各种改变或修改。